数字电子技术第5章 触发器

数字电路第五章触发器第五章触发器组合逻辑电路和时序逻辑电路的区别：1.功能上：任意时刻的输出仅取决于此时刻的输⼊？2.电路结构上：是否含记忆（存储）元件？——触发器5.1 概述什么是触发器？能够记忆1位⼆进制信号的基本单元电路特点：1.有两个能⾃⾏保持的状态，⽤来表⽰0和1；2.根据输⼊信号可以置成0或1分类按触发⽅式：电平、脉冲、边沿按逻辑功能：SR、JK、T、D按存储数据的原理：静态：电路状态⾃锁（SRAM）动态：MOS管栅极输⼊电容上存储电荷（DRAM）5.2 SR锁存器“各种触发器电路的基本构成部分，不需要触发信号的触发”⼀、电路结构与⼯作原理⼯作原理：两个与⾮门接成反馈，引出输⼊端⽤来置0，1定义：Q Q'状态101010Q是什么状态，锁存器就是什么状态R D为置0输⼊端，S D为置1输⼊端因此可以得到真值表如下：之前犯蠢以为Q∗是Q′，然后想了半天想不明⽩，wsfwR D S D = 0 是正常锁存器的约束条件总的来说，在正常情况下，就是R D为1时，不管Q是个啥，都会把它置为0并保存下来。

S D为1时，不管Q是个啥，都会把它置为0并保存下来。

与⾮门组成的SR锁存器注意与⾮门的两个输⼊端是低有效⼆、动作特点在任何时刻，输⼊都能直接改变输出的状态5.3 电平触发的触发器⼀、电路结构与⼯作原理输⼊控制门+基本SR触发器CLK是⼀个输⼊控制信号，当CLK为0时，这个是触发器不⼯作的，为1时，才可以⼯作。

因此只有触发信号CLK到达，S和R才起作⽤⼆、动作特点在CLK=1的全部时间⾥，S和R的变化都将引起输出状态的变化。

如果存在脉冲⼲扰（图中在S上），那么Q和Q'也会随着翻转。

因此抗⼲扰能⼒差。

这⼀块不是特别理解带异步置位、复位端的电平触发SR触发器在CLK的有效电平到来之前，可以通过对S′D R′D的输⼊，来把触发器置成指定的状态。

电平触发D触发器这种⽅式的触发器⽤D来让其只有⼀个控制反转的输⼊的，因此D是单端输⼊信号，防⽌了S和R同时为1的情况出现，⽽将CLK为0时，则可以保证值的存储功能。

电压波形。
图 Ｐ５ ２
图［题 ］ 图［题 ］
５ ２ Ａ
５ ２ Ｂ
［题 ５ ３］ 在同步 ＲＳ 触发器中，已知 ＣＰ、Ｒ、Ｓ 输入的电压波形如图 Ｐ５ ３ 所示，试画出
输出 Ｑ 端的电压波形。设触发器的初始状态为 Ｑ ＝０。
［解］ 根据由与非门组成同步 ＲＳ 触发器的逻辑功能画输出 Ｑ 的电压波形。Ｑ 电压波形中
［解］ 先画出 、 Ｑ０ Ｑ０ 和 、 Ｑ１ Ｑ１ 的电压波形，再根据 Ｙ１ ＝ Ｑ０ Ｑ１ 和 Ｙ２ ＝ Ｑ０ Ｑ１ 的与非关系，
画出输出 Ｙ１ 和 Ｙ２ 的电压波形，如图［题 ５ １４］所示。
图 Ｐ５ １４
图［题 ５ １４］
第 ５ 章 集成触发器 １２７
［题 ５ １５］ 图 Ｐ５ １５ 是一个用 ＴＴＬ 边沿双 ＪＫ 触发器组成的单脉冲发生器，ＣＰ 为连续脉 冲，试分析其工作原理，并画出 ｕＯ 的电压波形图。 ［解］ 由图 Ｐ５ １５ 可知，平时 Ｓ 开关接地，ＦＦ０ 的 Ｊ０ 接地，同时 Ｋ０ ＝ ，１ ＦＦ１ 的直接置 ０ 端通过 Ｓ 开关接地。因此，触发器 ＦＦ０ 和 ＦＦ１ 都处于 ０ 状态，Ｑ０ ＝ Ｑ１ ＝ ０，输出 ｕＯ 为低电平 ０。 当 Ｓ 开关按下时，接高电平 １，这时 ＦＦ０ 和 ＦＦ１ 都为 Ｔ′触发器，处于计数状态。在 ＣＰ 下 降沿作用下，ＦＦ０ 由 ０ 状态翻到 １ 状态，Ｑ０ ＝ １，输出 ｕＯ 由低电平 ０ 跃到高电平 １。 当输入下一个 ＣＰ 的下降沿时，ＦＦ０ 由 １ 状态翻到 ０ 状态，Ｑ０ 输出一个负跃变，输出 ｕＯ 由高电平 １ 跃到低电平 ０，与此同时，Ｑ０ 输出的负跃变使 ＦＦ１ 由 ０ 状态翻到 １ 状态，Ｑ１ 输出 的低电平使 ＦＦ０ 置 ０，从而保证了 Ｓ 开关每按一次，ｕＯ 输出一个正脉冲，输入和输出电压波形 如图［题 ５ １５］所示。 当 Ｓ 开关放开时，Ｓ 又接地，ＦＦ０ 和 ＦＦ１ 又回到初始的 ０ 状态，为下一次输出正脉冲做好准备。

图 5.2.5 或非门基本SRFF
15
2.逻辑功能的表示方法 (1)状态转移表（特性表）
表 5.2.4 或非门基本触发器的状态转移表
SD
RD
Qn
Q n1
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
×
1
1
1
×
16
(2)次态方程 Qn+1 = SD + RDQn SD·RD = 0 (约束条件)
17
第三节 钟控电位触发器 （钟控触发器）
激励输入（数据输入）； 时钟脉冲(CP Clock Pulse)输入、触发输入 、控制输入；
一、钟控SRFF(SR锁存器)
1.电路构成
18
Q
G1 & SD G3 &
Q
& G2 RD
& G4
Q
Q
S
CP
R
(a) 逻辑图
S CP R
(b) 曾用符号
图 5.3.1 钟控SRFF
3
2. 按实现的逻辑功能 (1) SRFF (2) DFF (3) JKFF (4) TFF (5) T′FF
4
第二节 基本SRFF(SDRDFF)
一、与非门构成的基本SRFF
1.电路构成
Q
Q
SD、RD ：输入端。 直接置1(或0)端；
G1 &
& G2
直接置位(或复位)端； 数据输入端； 激励输入端；

铜陵学院 数字电子技术 石建平第5章习题解答5-1.为什么基本RS 触发器的输入信号需要遵守S D ’+R D ’=1的约束条件？解：基本RS 触发器的输入信号同时为0时，触发器输出端Q =Q ’=1，这时我们称为11态。

但是，若S D ’和R D ’同时无效回到1后，基本RS 触发器的输出状态将由两个与非门的传输延迟时间决定，即输出状态将无法确定。

因此，此状态称为不定状态，使用时应避免这种情况发生。

5-2.试问电平触发的SR 触发器和基本RS 触发器在电路结构和动作特点上有哪些不同？ 解：电平触发的SR 触发器电路结构中有时钟信号，输入端是在时钟信号的控制下对触发器作用，只有当时钟信号在有效状态下，输入信号才能使触发器接收信号建立状态，而基本RS 触发器电路结构中没有时钟信号，输入信号直接对触发器作用。

5-3.试问电平触发方式的触发器能构成具有翻转功能的触发器吗？为什么？解：不能。

电平触发方式的触发器，在整个电平有效期间内，均可以接收信号建立状态，因此，若构成具有翻转功能的触发器，将会在整个电平有效期间内不断地接收信号实现翻转，会出现空翻现象。

5-4.已知基本RS 触发器电路中，输入信号端R D ’和S D ’的电压波形如图5-1所示，试画出图示电路的输出端Q 和Q ’端的电压波形。

’S D ’G 2G 1R D ’S D ’R D ’解：（1）标出所有输入信号变化的边沿，在每一段内根据基本RS 触发器的输入输出画出Q 和Q ’端波形；（2）输入端RD ’=0，SD ’=1，Q =0，Q ’=1；随后RD ’=SD ’=0，触发器输出为11态； （3）输入端RD ’=1，SD ’=0，Q =1，Q ’=0；随后RD ’=0，SD ’=1，Q =0，Q ’=1；在RD ’=SD ’=1，触发器输出保持不变；（4）输入端RD ’=1，SD ’=0，Q =1，Q ’=0；随后RD ’=SD ’=0，触发器输出为11态；最后RD ’=0，SD ’=1，Q =0，Q ’=1。