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数字电子技术基础第五章 触发器

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《数字电子技术》课件第五章

《数字电子技术》课件第五章

图 5-1 时序电路框图
时序电路就是通过记忆元件的不同状态，来记忆以
前的状态。设时间t时刻记忆元件的状态输出
为 Q1n (t), Q2n (t), Qln (t) ， 称为时序电路的现态。那么，
在该时刻的输入
x及n (现t) 态
Q的ln (共t) 同作用下，组合
电路将产生输出函数 及Fr控(t)制函数
Q n+1
F
000
0
1
001
0
0
010
1
0
011
1
1
100
1
1
101
0
0
110
1
0
111
0
1
解 表 5－5 是某时序逻辑电路的真值表， 其左边是 时序电路的现态和输入信号， 均作为时序电路的输入来 处理， 中间和右边表示该电路的次态和输出。 作出对应
的卡诺图， 可求出状态函数Qn+1和输出函数Ｆ， 如图
图 5-10 钟控RS触发器
1. 功能描述 当CP=0时，触发器不工作，此时C、D门输出均为 1， 基本RS触发器处于保持态。此时无论R、S如何变化，均 不会改变C、D 当CP=1 时，触发器工作，其逻辑功能如下： R=0, S=１, Qn+1=1，触发器置“1” R=1, S=0, Q n+1=0，触发器置“0” R=S=0, Qn+1=Qn，触发器状态不变； R=S=1, 触发器失效，工作时不允许。
Q
n j
1
(t
)
q
j
[
x1
(t
),
x2
(t
),
,
xl
(t
);Q1n

数字电子技术基础(第四版) 第5章 触发器

数字电子技术基础(第四版) 第5章 触发器

空翻——在一个时钟脉冲作用下，F-F的 状态发生了两次或两次以上的变化。
例1
例2 同步JK触发器，初态Q=0
状态不定 空翻
6.3 时钟触发器的触发方式
36
37
一、同步式触发器 二、维持阻塞式D触发器
38
触发器初始状态为“0”，试根据数据端 状态画出输出端波形。
39
异步输入端：RD’、SD’。 异步输入端： 在这些端口上，信号的输 入 不受CLK信号的控制。
Q* 0,Q* ' 1 时，
8
由此，得出F-F基本性质之二：
在适当的触发脉冲作用下，F-F可以从 一个稳定状态转换到另一个稳定状态。 归纳： ①F-F有两个稳态（“0”状态或“1”状态） ②两个稳态在一定的条件下可以相互转换。
9
4.S ' ,R '
19
3. 激励表（适用于时序逻辑电路的设计） 特性表
S R Q Q*
0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 1 0 1 0 1 1 1 0 0
1
1
1
1
0
1
1*
1*
20
4. 状态图
21
二、同步D触发器（D型锁存器）
逻辑符号 逻辑图
22
1. 功能表
2. 特性方程
Q* D
23
Q ——表示F-F的现在状态，即CP作用前的状态。 Q*——表示F-F的下一个状态，即CP作用后的状态。
18
2. 特性方程
0 0 1
特性表
S R Q Q*
0 0 0 0 1 0 0 1 1
1
0 0 1 1
0
1 1 1 1
1

数字电路触发器详解

数字电路触发器详解

广东工业大学 自动化学院
解：
[例] 试对应输入波形画出下图中 Q 端波形。假设触发器的初态为“0”。
Q
CLK
R
Q
Q
S
0
0
1
0
0
0
0
1
CLK = 0 时， 触发器状态不变。
CLK = 1 时，触发器根据 S、R 取值翻转。
只在CLK= 1期间接受输入信号
5.3 电平触发的触发器
本章的重点: 1.各种电路结构的触发器所具有的特点； 2.触发器逻辑功能的分类和触发器逻辑功能的描述方法。 3.要注意区分触发器的电路结构和逻辑功能这两个不同的概念。
5.1 概述
广东工业大学 自动化学院
一、触发器的特点
(1)有两个稳定状态(简称稳态)，用来表示逻辑 0 和 1。
异步置1端
异步置0端
小圆圈表示低电平有效
5.3 电平触发的触发器
广东工业大学 自动化学院
[例] 试对应输入波形画出下图中 Q 端波形。
R'D
CLK
R
Q'
Q
1S
S
C1
CLK
R
1R
R
S
VCC
R'D
S
解：
原态未知
Q
VCC
R'D
R'D
0
0
1
0
0
0
0
1
异步置0
5.3 电平触发的触发器
广东工业大学 自动化学院
0
0
0
0
广东工业大学 自动化学院
动作特点 直接控制：输入信号直接加在输出门上，在输入信号全部作用时间内，都能直接改变输出端的状态（即只要有输入信号，就能作用于电路)。故又称该电路为直接复位、置位锁存器。

数字电子技术第五章 触发器

数字电子技术第五章 触发器
器处于不确定的状态。
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0

数字电子技术基础第5章

数字电子技术基础第5章

第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)

数字电路第五章触发器PPT课件

数字电路第五章触发器PPT课件
（3）特性方程：
S R Q Q*
0000 0011 1001 1011 0100 0110 1 1 0 0① 1 1 1 0①
■
第15页
《数字电子技术基发器的逻辑功能描述及其转换方法
5.6.1 触发器按逻辑功能的分类 5.6.2 触发器按逻辑功能与电路结构的关系 5.6.3 触发器的逻辑功能转换
触发器的逻辑功能是指触发器的次态和初态及输入 信号之间在稳态下的逻辑关系。
逻辑功能可采用特性表、特性方程、状态转换图和 波形图（或称时序图）来描述。
一、电路结构
反馈 反馈
两个输出端
两个输入端
逻辑符号
正是由于引入反馈，才使电路具有记忆功能 !
■
第3页
《数字电子技术基础》 （第五版）
电子信息研究室
二、功能分析
设Q为触发器的原状态（初态），即触发信号输入前的状态；
Q*为触发器的新状态（次态），即触发信号输入后的状态。
输入RD=0, SD=0时
Q0 Q1
■
00
11
输出保持：
Q* 1 Q* 0
第5页
《数字电子技术基础》 （第五版）
输入RD=1, SD=0时
Q0 Q1
0
1
0
1
电子信息研究室
置“0”！
Q1 Q0
1
0
0
1
11
00
输出仍保持：
Q* 0 Q* 1
■
11
00
输出变为：
Q* 0 Q* 1
第6页
《数字电子技术基础》 （第五版）
输入RD=1, SD=1时
■
第13页
《数字电子技术基础》 （第五版）
电子信息研究室

数字电子技术 5 触发器

数字电子技术 5 触发器

0
00
0
11
11
00
00
11 111 1
0
0
2020/6/27
2009-8-8
5.3 电平触发的触发器
1. 同步SR触发器的电路结构与工作原理
（1）逻辑图
（2）功能表
S为高电平 有效触发
R为高电平 有效触发
（3）R、逻S不辑允符许号
同时有效
触发方式：电平触发方式，只有 CP=1时（高电平有效），触发器的 状态才由输入信号R和S来决定。
J
S
Q
Q
主
从
K
R
Q’
Q’
CLK
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2009-8-8
补充：
J
K
CLK
Q S
主
从
R
Q’
Q
Q’
(1)若J1,K0则clk1时，
Q Q**1“ 0,，主 “” 主 11保 ” 持 clk后，“1从
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5.4 脉冲触发的触发器
2.主从JK触发器
Q* S RQ
SJQ RKQ
主从JK触发器没有约束。
JQ (KQ)Q
JQ K Q
CLK 下降沿时有效
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补充：
*主从JK触发器在主R从 S触发器基础上改进的 为解除约束
即使出S现R1的情况下Q，*也是确定的
0
0
0
1
或非门组成的基本RS触发器的特性表
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5.2 SR锁存器
10
?
0
0
0
10

数字电子技术基础课件阎石主编第五版第五章

数字电子技术基础课件阎石主编第五版第五章

转换步骤：
（1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有 触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个 方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。
JK触发器→RS触发器
变换RS触发器的特性方程，使之形式与JK触发器的特性 方程一致：
1 1
J=1 K=1时，
Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1；
Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。
Q*=Q′
JK触发器的特性表
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 1 0
特性 方程
Q * S R Q SR 0
CLK下降沿到来时有效
例5.4.1
Q * S R Q SR 0
2.主从JK触发器
Q S R Q
*
S JQ
R KQ
J Q ( KQ ) Q J Q K Q CLK 下降沿时有效
例5.5.1 已知D和CP的波 形，试画出Q的 波形。设触发器 初始状态为0。
课堂练习
题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的
初始状态为0.
D CP
D
Q
Q1
D
D
Q
Q2
CP
D CP
D
Q
Q1
CP D
Q1
D CP
D
Q
Q2
CP D Q2
5.6 触发器的逻辑功能及其描述方法

数字电子技术5章

数字电子技术5章

波形图
反映锁存器输入信号取值和状态之间对应关系 的图形称为波形图。
R'D S'D
Q
Q'
置1 保持 置1 置0 置1 不允许 置1
例：在 SR 锁存器电路中，已知 SD 和 RD 的电压波形 如图所示，试画出 Q和 Q' 端对应的电压波形。
解：实质上这是一个用已知的 SD 和 RD 的状态确定 Q 和 Q ' 状态的问题。 只要根据每个时间区里 SD 和 RD 的 状态去查触发器的特性表，即可找出 Q 和 Q' 的相应状态，并画出它们的 波形图。
CLK
波R
形S
图
Q
Q'
不 置 不 置不置 不置 不不 不 变 1 变 0 变 1 变 0 变变变
例：已知电平触发SR触发器的输入信号波形如下图， 试画出Q、Q'端的电压波形。设触发器的初态为Q=0。
解：由给定的输入波形可见在第 一个CLK高电平期间先是S=1、 R=0，输出被置成Q=1，Q'=0。随 后输入变成了S=R=0，因而输出 状态保持不变。最后输入又变为 S=0、R=1，将输出置成Q=0， Q'=1，故CLK回到低电平以后触 发器停留在Q=0，Q'=1的状态。
因为锁存器新的状态Q*（Qn+1，也叫做次 态）不仅与输入状态有关，而且与锁存器原 来的状态Q（Qn，也叫做初态）有关，所以 把Q也作为一个变量列入了真值表，并将Q称 作状态变量，把这种含有状态变量的真值表 叫做锁存器的特性表（或功能表）。
特性表（功能表）
态初 ，态 也： 就锁 是存 锁器 存接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
由于控制方式的不同(即信号的输入方式以及触发器状 态随输入信号变化规律的不同)，触发器的逻辑功能在细 节上又有所不同。因此根据触发器逻辑功能的不同分为 SR触发器、JK触发器、T触发器、D触发器等几种类型。

数字电子技术基础第五章触发器

数字电子技术基础第五章触发器

S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10

数字电子技术基础第5章锁存器与触发器PPT课件

数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。

数字电子技术基础第五章-触发器

数字电子技术基础第五章-触发器

CLS KRQQ*
0X X 0 0 0X X 1 1 10 0 0 0 10 0 1 1 10 1 0 0 10 1 1 0 11 0 0 1 11 0 1 1 1 1 1 0 1* 1 1 1 1 1*
《数字电子技术基础》第五版
5.3 电平触发的触发器
一、基本SR触发器的电路结构与工作原理
CLS KRQQ*
主从JK电路结构与工作原理
在CLK高电平期间，主触发器只翻转一次
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X X X Q*
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
《数字电子技术基础》第五版
第五章 触发器
5.1 概述
Flip-flop
一、触发器
能够存储一位二值信息的基本电路单元。
二、触发器特点： 1.保持 2.更新
《数字电子技术基础》第五版
三、触发器分类：
按逻辑功能分：SR触发器、D触发器、 JK触发器、T触发器。
按触发方式分：电平触发方式、脉冲触发方式 及边沿触发方式。
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
工作原理
《数字电子术基础》第五版
CLS KRQQ*

《数字电子技术基础》第5章触发器

《数字电子技术基础》第5章触发器

5.3 电平触发的触发器
例5.3.1 对于同步SR触发器，电路、时钟及输入端波形
如图5.3.3所示，若Q ＝0 ，试画出Q和 Q 的波形 。
解：输出波形如图5.3.3所示
图5.3.3
5.3 电平触发的触发器
例5.3.2电路如图5.3.4所示，已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
b.根据不同的输入信号可以置1或0.
3. 分类：
按触发方式：电平触发器、脉冲触发器和边沿触发器
按逻辑功能方式：SR锁存器、JK触发器、D触发器、 T触发器、T触发器
按结构：基本SR锁存器、同步SR触发器、主从触发器、 维持阻塞触发器、边沿触发器等
5.1 概述
根据存储数据的原理：静态触发器和动态触发器，晶 态触发器是靠电路的自锁来存储数据的，动态触发器 是靠电容存储电荷来存储数据的。
只有在CLK＝1时， SR才能起作用
图5.3.1
5.3 电平触发的触发器
二、工作原理
1
1. CLK＝0
此时门G3和G4被封锁，输
0
出为高电平。
对于由G1和G2构成的SR
1
锁存器，触发器保持原态，
即Q * = Q
0
1
2. CLK＝1
1
此时门G3和G4开启，
触发器输出由S 和R决定。
0
1
a. S=0 , R=0
工作原理：
0
① J＝K＝0
主触发器保持原态， 0 则触发器（从触发 器）也保持原态。 即
Q*＝Q
J
1S
Q主 1S
Q
CLK
C1
C1
K
1R
1R
Q主

数字电子技术基础(第五版)第五章触发器PPT课件

数字电子技术基础(第五版)第五章触发器PPT课件
在时钟信号下降沿时刻，触发器 接收输入信号并改变状态。实现 方法是在主从触发器的基础上，
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。

数字电子技术基础PPT第5章 锁存器与触发器

数字电子技术基础PPT第5章 锁存器与触发器
驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称 激励信号。为叙述方便，有时也简称输入信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
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为了避免空翻现象，提高触发器工作的可靠性，希 望在每个CLK期间输出端的状态只改变一次，则在电 平触发的触发器的基础上设计出脉冲触发的触发器。
一 、电路结构与工作原理 1.脉冲触发的SR触发器（主从SR触发器）（Master －Slave SR Flip－Flop）：
脉冲触发的SR触发器是由两个同样的电平触发SR 触发器组成
第五章 触发器
内容介绍
本章介绍构成时序逻辑电路的最基本部件－双稳 态触发器，重点介绍各触发器的结构、工作原理、动 作特点，以及触发器从功能上的分类及相互间的转换。
首先从组成各类触发器的基本部分－SR锁存器入 手，介绍触发器的结构、逻辑功能、动作特点，在基 础上介绍JK触发器、D触发器、T触发器等，给出触 发器的描述方程。
在CLK的 ，即Q*= 0, Q* = 1
Q*= Q
5.4 脉冲触发的触发器
其功能表如表5.4.2所示
表5.4.2
CLK J K Q
× × ××
Q * 说明 Q 保持原态
0 0 0 0
001 1
储存
01 0 0 11
0 置0(复位） 0
1 00 1 01
1 置1(置位） 1
1 1 0 1
Q*=Q
5.3 电平触发的触发器
b. S=0 , R=1
0
1
0
Q*=0
1
c. S=1 , R=0
0
Q*=1
1
1
d. S=1 , R=1
Q * = QBiblioteka *= 1(禁态）10
1
1
1
0
1
1
1
0
0
1
0
1
5.3 电平触发的触发器
其功能如表5.3.1所示
表5.3.1
CLK S R Q Q *
0X X 0 0 0X X 1 1 10 0 0 0 10 0 1 1 11 0 0 1 11 0 1 1 10 1 0 0 10 1 1 0 1 1 1 0 1* 1 1 1 1 1*
SD RD
00
Q* 说明 1 ① 禁态（不定态）
0 1 1 置1(置位）
1 0 0 置0(复位） 1 1 Q 储存
5.2 SR锁存器
二、动作特点
SD和RD同时为0 Q,Q同为1
在任何时刻，输入都能直接改变输出的状态。
例5.2.1 已知 由与非门构 成的SR锁存 器输入端的 波形，试画 出输出端Q
图4.2.1
5.2 SR锁存器 置位端或置1输入端
工作原理
a . RD＝0，SD＝1
SD＝1
RD＝0
Q＝0
Q＝0
Q＝1
图4.2.1
锁存器的1态
b . RD＝1，SD＝0
RD＝1
Q＝0
锁存器的0态
复位端或置0输入端
SD＝0 Q=0
Q ＝1
5.2 SR锁存器
c . RD＝0，SD＝0
若Q＝0
SD＝0 Q =0
000
001
01 0
0 11
1 00
图5.4.2
表示延 迟输出
1 01 110 11 1
Q* 说明 Q 保持原态
0 储存 1
0 置0(复位） 0
1 置1(置位） 1
1*
1*
不定态
5.4 脉冲触发的触发器 CLK
例5.4.1 图5.4.3为主从型SR
触发器输入信号波形，试画 0
t
出输出端Q 和Q 的波形，设 S
典型电路结构形式如图5.4.1所示。
5.4 脉冲触发的触发器
由G5～G8构成主触发器，由
G1～G4构成从触发器，它们通过
时钟连在一起，CLK从＝CLK ，
其图形符号如图5.4.2所示
图5.4.2
图5.4.1
5.4 脉冲触发的触发器
图5.4.1
工作原理:
①在CLK＝1时，主触发器按S、R变化，而从触发器保
持状态不变； ②在CLK由1 0（下降沿），主触发器保持，从触发 器随主触发器的状态翻转，故在CLK的一个周期内， 触发器的输出状态之可能改变一次
5.4 脉冲触发的触发器
主从SR触发器的 表5.4.1
特性表如表5.4.1所示， CLK S R Q
和电平触发的SR触发 × × × ×
器相同，只是CLK作 用的时间不同
5.3 电平触发的触发器
例5.3.1 对于同步SR触发器，电路、时钟及输入端波形
如图5.3.3所示，若Q ＝0 ，试画出Q和 Q 的波形 。
解：输出波形如图5.3.3所示
图5.3.3
5.3 电平触发的触发器
例5.3.2电路如图5.3.4所示，已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
即存在空翻现象，降低电路的抗干扰能力。而且实际 应用中要求触发器在每个CLK信号作用期间状态只能 改变一次。另外S和R的取值受到约束，即不能同时为 1.
为了适应单端输入 信号的需要，有时将S通 过反相器接到R上，如 图5.3.5所示，这就构成 了电平触发的D触发器
图5.3.5
5.3 电平触发的触发器
工作原理：
0
① J＝K＝0
主触发器保持原态， 0 则触发器（从触发 器）也保持原态。 即
Q*＝Q
J
1S
Q主 1S
Q
CLK
C1
C1
K
1R
1R
Q主
Q
5.4 脉冲触发的触发器
② J＝0，K＝1
若Q＝0， Q＝1
0
J
1S
Q主 1S
Q
S主＝0 R主＝0
CLK
C1
C1
1
K
1R
1R Q主
Q
主触发器保持原
态Q*主= Q主 = 0
本章重点是各触发器的功能表、逻辑符号、触发 电平、状态方程的描述等。
本章的内容
5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 *5.7 触发器的动态特性
5.1 概述
1.触发器：
能够存储1位二值信号的基本单元电路。 2.触发器的特点： a.具有两个能自行保持的稳定状态，用来表示逻辑状 态的0和1,或二进制数的0和1 ;
2 主从JK触发器：
为了使主从SR触发器在S＝R＝1时也有确定的状态， 则将输出端 Q 和 Q 反馈到输入端，这种触发器称为JK 触发器（简称JK触发器）。实际上这对反馈线通常在 制造集成电路时内部已接好。
5.4 脉冲触发的触发器
图5.4.5 为主从JK触发器电路及其图形符号
电路 图5.4.5
5.4 脉冲触发的触发器
Q * ＝1
Q-原态，Q*-新态
Q*＝0
若Q＝1
图4.2.1
Q * ＝0
RD＝0
Q* =0
Q*＝1
Q*＝Q 保持原态
5.2 SR锁存器
d . RD＝1，SD＝1 Q＝Q = 0，为禁态， 也称为不定态，即 RD和SD同时去掉高 电平加低电平，输出 状态不定，故输入端 应该遵循RDSD＝0
其特性表如表 5.2.1所示
在CLK的 ，从触发器也保持状态不变，即
Q*= Q = 0
若Q＝1， Q＝0
S主＝0 R主＝1
在CLK＝1时，主触 发器翻转为“0”，即
Q*主= 0
在CLK的 ，从触发器由“1”
翻转为“0”，即Q*= 0 , Q* = 1
Q*= 0
5.4 脉冲触发的触发器
③ J＝1，K＝0
若Q＝0， Q＝1
1
J
1S
Q主 1S
Q
S主＝1
CLK
C1
C1
R主＝0
0
K
1R
1R Q主
Q
在CLK＝1时，
Q*主= 1，Q主* = 0
在CLK的 ，从触发器由“0 ”翻转为“1”，即
Q*= 1
若Q＝1， Q＝0
S主＝0 R主＝0
Q*主= Q*主＝1
在CLK的 ，即Q*= 1 , Q* = 0
Q*= 1
5.4 脉冲触发的触发器
本章讲静态触发器，按照触发方式先介绍基本SR锁存 器，再介绍电平触发的触发器、脉冲触发的触发器和 边沿触发的触发器。
5.2 SR锁存器
SR锁存器（又叫基本RS触发器）是各种触发器构 成的基本部件，也是最简单的一种触发器。它的输入 信号直接作用在触发器，无需触发信号 一 、电路结构与工作原理 1.由或非门构成：其电路及图形符号如图4.2.1所示。
解：其输出波形如图 5.3.5所示
图5.3.4
5.3 电平触发的触发器
CP
0
RD
t
0
S
t
0
R
t
0
Q
t
0
Q
t
在CLK0 1期间，图Q5.和3.5Q例可 5.3.2能的波随形S图、R变化多次翻 t 转
5.3 电平触发的触发器
由此例题可以看出，这种同步RS触发器在CLK＝
1期间，输出状态随输入信号S、R的变化而多次翻转，
0
0 0 0
表5.2.1 SD RD 00 01 10 11
图4.2.1
Q* 说明 Q 储存 0 置0(复位） 1 置1(置位） 0① 0 禁态（不定态）
5.2 SR锁存器
2.由与非门构成：其电路及图形符号如图4.2.2所示。
图5.2.2 由与非门构成的表S5R.2锁.2 存器的电路及符号
功能表如表5.2.2所示
5.3 电平触发的触发器
在某些应用场合，有时需要在时钟CLK到来之前，
先将触发器预置成制定状态，故实际的同步SR触发器