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四位环形计数器的设计

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侠盗飞车罪恶都...
一、设计任务与要求……………1

二、设计方案及原理……………1
三、电路图………………………6
四、环形计数器的定义和电路的功能
……………………………………6
五、显示法国真结果……………7
六、实验总结…………………….8
七、参考文献…………………….9

一、设计任务与要求
1.1、设计任务
设计一个四位环形计数器。
1.2、设计要求
设计的电路要求能自启动，有效状态为：0110—0011—
1001—1100，并且显示仿真结果。
二、设计方案以及原理

一．设计方案
。

使用D触发器，先写出时钟方程，根据卡诺图得出状态方
程，在根据状态方程得出驱动方程，根据驱动方程画出电路
图，最后检验是否可以自启动和画出状态图。
二．设计原理。
1.时钟方程：
CP0=CP1=CP2=CP3=CP;同步
2.状态方程：
因为有效状态为：0110—0011—1001—1100
0110→0011→1001→1100
Q3 的卡诺图 Q2 的卡诺图
Q1 的卡诺图 Q
0 的卡诺图

Q0 = Q1 Q1 = Q
0

Q2 = Q1 Q3 = Q0

3.驱动方程：

n+1 n+1
n+1 n+1
n+1 n+1
n+1 n+1 n n n
n

__

__
D0= Q1 D1= Q
0

D2 = Q1 D3= Q
0

4.电路图：

5.状态表。

n n n ________n
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 0
1 1 0 0
0 0 1 1
1 0 0 1
0 1 1 0
1 1 0 0
0 0 1 1
1 0 0 1
0 1 1 0
1 1 0 0
0 0 1 1
1 0 0 1
0 1 1 0
1 1 0 0
0 0 1 1
1 0 0 1

n n n n n+1
n+1 n+1 n+1
状态图 ：

1000 0100 0010 1010 1011 1111 1101 0001
↓↓ ↓↓ ↓↓ ↓↓
0000——→0110——→0011——→1001——→1100←0101
↑ ↑
1110 0111

所以该电路可以自启动。
三、电路图。

4位环形计数器
四、环形计数器的定义和电路的功能
1.定义
环形计数器是由移位寄存器加上一定的反馈电路构成的，
用移位寄存器构成环形计数器的一般框图，它是由一个移
位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的
输出接向移位寄存器的串行输入端，反馈电路的输入端根
据移位寄存器计数器类型的不同，可接向移位寄存器的串
行输出端或某些触发器的输出端。
2.四位环形计数器的功能。
实现了从
0110→0011→1001→1100的效循环

并且该电路可以自启动
五、显示仿真结果。

0110→0011→1001→1100
从上往下分别代表CP脉冲，Q0 , Q1, Q2, Q3.
六、实验总结

本次课程设计由于是个人独立选定课题，所以在此过程的开
始时基本上所有人都在自己独立思考，本次课程设计让我弄
懂了很多以前感觉模糊的东西，同时也带给我成功的喜悦感，
增加了我的自信心，当我看到由我自己设计的东西由想法变
成实物时，我的心里充满了成功的喜悦感。回想起此次课程
设计过程中经历的种种困难，遇到不明白的问题时，与他人
讨论，请教老师的过程，所有的努力都指向一个明确的目标
----确保课程设计的成功，我真的很感动。此次课程设计不
仅使我学会了不少东西，更让我体会到人与人之间的沟通的
乐趣

七、参考文献
《数字电子技术基础》 范文兵 清华大学出版社 2007
《数字电路逻辑设计（第三版）》王毓银 高等教育出版社
2005
《数字电路实验基础》 崔葛瑾 同济大学出版社 2005
《数字电路实验与课程设计》吕思忠，施齐云 哈尔滨工程大
学出版社 2001
《电子线路 设计 实验 测试（第三版）》 谢自美 华中科技
大学出版社 2006
《数字电路及制作实例》陈振官 国防工业出版社 2006

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4进制计数器设计

4进制计数器设计

湖南人文科技学院课程设计报告课程名称：电子技术基础课程设计设计题目：24进制数字电子钟时计器、译码显示电路系别：专业：班级：学生姓名:学号：起止日期: 2009/06/01————2009/06/18 指导教师:教研室主任：摘要24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。

此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。

本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。

脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。

各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。

这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

关键词：加法器;译码器;显示数码管目录设计要求 (1)前言 (1)1.方案论证与对比 (2)1.1方案一 (2)1.2方案二 (2)1.3两种方案的对比 (3)2、各功能模块设计 (3)2.1计数器电路 (3)2.2译码驱动电路 (5)2.3共阴极七段数码管显示器 (6)3、调试与操作说明 (8)3.1电路仿真效果图 (8)3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9)3.3实际电路系统的制作及测试 (10)3.4电路板的测试情况、参数分析与实际效果 (10)4、心得与体会 (11)5、元器件及仪器设备明细..............................6、参考文献..........................................7、致谢..............................................24进制电子数字钟时计数、译码器、显示电路设计要求时间以24秒为一个周期，具有自动清零功能。

数电第五章习题答案 .doc

数电第五章习题答案 .doc

自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。

而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。

在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。

5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。

图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。

解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。

5章时序逻辑电路复习题

5章时序逻辑电路复习题

时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。

试问它有( A )个无效状态。

A .2； B. 4 ；C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。

A．边沿触发器B．基本触发器C．同步触发器D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2nB.2nC.2nD.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101B.1011C.0111D.100011、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.5D.1012、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。

A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。

A. 5 B.4 C.6 D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。

时序逻辑电路

时序逻辑电路

第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。

而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。

触发器是时序逻辑电路的基本单元。

本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。

第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。

图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。

图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。

存储电路通常由触发器组成。

2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。

（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。

由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。

（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。

状态转换表可由逻辑表达式获得。

（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。

（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。

应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。