刘汉盛榜单100碟(个人整理版)知识讲解

何柳堂（1832-1933）广东番禺沙湾人
广东音乐代表人物二
擅长高胡演奏广东音乐《春到田间》《鸟投林》《双星恨》 《平湖秋月》等乐曲，对高胡的演奏技法有独特见解；著有音 乐评论专著《粤乐艺境》一书。现为星海音乐学院研究生客座 教授，香港演艺学院中乐系主任。
余其伟（1953-）广东开平人，著名高胡演奏家，教育家，香港演艺学院中乐系主任。
广东音乐代表人物二余其伟1953广东开平人著名高胡演奏家教育家香港演艺学院中乐系主擅长高胡演奏广东音乐春到田间鸟投林双星恨平湖秋月等乐曲对高胡的演奏技法有独特见解
“丝竹相和”
之
广东音乐《娱乐升平》
开平市长师中学 邓艳文
教学内容：广东音乐
教学目标 1、通过学习乐曲的背景知识，掌握广东音乐的发展脉络。 2、通过演唱和聆听《娱乐升平》谱例，感受乐曲所表现的
余乐夫（1980-）广东开平人，粤乐组合南亭会发起人， 吹波糖主音吉他手
结语
广东音乐是我国传统民间器乐——丝竹乐的 一个乐种。20世纪20年代以后，广东音乐在 乐队组合、乐曲积累方面均有较快发展。从 “硬弓”组合（二弦、胡琴、三弦、月琴、 横箫）转化为以高胡为主奏乐器的“软弓” 组合，表现力有了很大的提高。广东音乐节 奏清晰、旋律流畅活泼，以及独特的加花技 法，使其成为我国丝竹乐中独具特色，影响 广泛的一个乐种。
欢快、热闹情景，体会广东音乐特有的艺术魅力。
教学重点、难点 重点：聆听乐曲，感受乐曲所表现的欢快、热闹情景。 难点：体会广东音乐擅长对生活小境的描摹，对传统生活情
景无不流露关注的艺术魅力。
教学过程
1、新课导入
聆听《拉德斯基进行曲》，示意学生 随音乐哼唱旋律，并拍出音乐的拍子，唤 醒学生上一节课的记忆。
教学过程

6.2 股票、债券(zhàiquàn)和 保险
第一页，共26页。
阅读(yuèdú)P49探究框镜头一
• 请思考： • 1、什么是股票？ • 2、小戴为什么要购买股票？ • 3、小戴赚的3000元收入包括哪些部分？ • 4、投资(tóu zī)股票是不是一定能赚钱？
第二页，共26页。
（一）高风险与高收益同在——股票 1、什么是股票 是股份有限公司在筹集资本时向出资人出具的股份凭证。 ①对于(duìyú)发行的公司来说：股票是一种筹集资金的 形式。 ②对于(duìyú)持股的股东来说：股票是入股凭证、所有 权凭证，是一种投资方式，是取得收入的一种有价证劵。
• B、国债以政府的税收作为还本付息的保证， 风险小
• C、国债能弥补国家财政赤字 • D、国债由中国人民银行发行，风险小，收
益高
第二十页，共26页。
• 2.被誉为“股神”的巴非特先生(xiān sheng)说：“最终，我们的经济命运将取决 于我们所拥有的公司的经济命运，无论我们的 所有权是部分的还是全部的。”这句话指出了 股票价格
第二十二页，共26页。
4、2010 年 10 月 28 日，十一届全国人大常委会第
十七次会议表决通过(tōng，它将对我国社会保障制度的发展
和完善产生深刻影响。下列关于社会保险说法正确
的是
A．其赔付标准的高低与缴纳的保险费成正比
B．解决多数社会成员共同需要的最迫切的保险项
点
D.投资(tóu zī)股票、基金和
房地产可以规避风险
第二十四页，共26页。
6、小张在2007年将30万资金全部用于投 资股票，年底赚了10万。而2008年同样的 投资却亏损了16万。小王在这两年内将30 资金中的5万投资股票，6万投资国债，18 万存入(cún rù)银行，1万购买保险，共获 利2万。上述事例从一个侧面说明 ①盈亏取决于投资结构 ②分散投资有利于规避风险 ③风险与收益是对等的 ④投资项目越多收益越大

台湾资深烧友刘汉盛先生的大作，值得仔细阅读，汇集刘先生几十年发烧经验表述精确，每次阅读都能有新的体会。

这已经是我第三次写「音响二十要」了。

第一次在「音响论坛」第40期，隔了不久又写了一次算是补述的材料。

这次为了第七届音响大展我们自己编的手册，我又写了一次。

前后三次写「音响二十要」，时间隔了五年多。

五年后检视我所写过的二篇「音响二十要」，几乎已经没有多少补充或更改的必要。

不过，为了让读者们不必分篇去找，并且也藉此机会重新整理「音响二十要」的思绪，我还是决定再写一次。

或者说再编一次：将前后二次的「音响二十要」融合起来。

所以，如果有论坛的老读者发现这篇「音响二十要」几乎都是旧材料，请不必生气，它本来就已经无可更改。

至于新读者，我诚挚的希望这篇「音响二十要」能够在您的心里建构出一套听音响的中心思想。

为什么要写「音响二十要」自台湾有人开始写音响器材的评论以来，有关音响器材表现的各种名词、形容词就一直处于不够精确的情况下；而且，许多名词或形容词也一直被评论员或读者们误解、误用，以致于产生许多不应该有的迷惑与矛盾。

究其原因，中国人「差不多先生」的个性脱离不了责任，国内国外土洋杂用的名词也是原因之一；最后，评论人员本身及读者未能对器材评论中所用的名词、形容词深思也是帮凶。

因此，许多评论甚至可说是玩弄文字游戏，灌水填充版面之劣作。

说得直接一点，许多评论文章距离应该有的精确、紮实境界还有一段距离。

多年以前，我因深受上述事项所苦，曾经写了一篇「音响十要」的短文，当时只是简单说明我评论器材的方向。

事隔多年，我发现「音响十要」早已经无法满足「精确」的要求，而且包括我自己在内，许多评论文章仍然会因偷懒而写得不够周全。

因此脑中就蕴酿着要重新为如何写、看器材评论文章下个较详细的分项。

让我自己、「音响论坛」的评论员、以及读者们都有一个明确的指引。

唯有这样，文字的传达才能达到最低失真；也唯有如此，器材评论的文章才能更紮实、精链，且言之有物。

刘汉盛《好声歌》刘汉盛榜单100碟曲目及讲解刘氏好声歌--刘汉盛喇叭八法摆，好位绝对有；空间分三段，前硬中吸后扩散。

器材重搭配，阴阳要调和；电源弄干净，清静透明有层次。

接头勤拂拭，线头要锁紧；沙发买真皮，好坐好声又耐用。

薄板钉不得，伤财又伤声。

家具正常摆，扩散吸收自然来。

听音响听了那么多年，办杂志也办了那么多年，我所累积的音响经验其实已经不少。

而这些经验我也一再的透过各种方式讲了那么多年。

有意思的是：很多读者、朋友、音响迷的老问题也重复问了那么多年。

许多我认为音响迷们应该会知道的一些基本常识，有时候很多人竟然不知道。

为什么会这样呢？难道音响是那么难以了解的大学问吗？要设计、制造音响当然不容易。

不过，我们只是要用音响器材而已，要让自己家里的音响听起来入耳并不是那么困难的事啊！音响空间的学问当然大。

不过，我们并不是要设计音乐厅。

我们只是想让声音听起来平衡而已。

而这些基本的要求竟然是那么难以做到。

为什么会这样呢？我想了再想，理出一个答案：以前一定一次写太多、讲太多了，所以读者们没有办法吸收。

这就好像在学校上课一般，讲台上老师讲得口沫横飞，讲台下学生倒了一大片。

一篇文章五千字，读者们看过记得起来的恐怕不会超过五百字。

那么，如果我把一些音响的基本知识写成像唐诗那么短呢？大家从小到大都「念念」不忘「床前明月光，疑是地上霜…」，如果我能够编一首歌，将我所认为最基础的常识溶入歌中，读者们是否会印象深刻呢？在这种想法之下，我编了这首歌。

这首歌总共88个字，虽然比五言绝句还多，不过我想应该不难朗朗上口才对。

当然，为了让读者们了解这些歌词的真意，以下我还是要费些篇幅来解释。

喇叭八法摆，好位绝对有我们在摆喇叭时，千万不要认为喇叭只是一个与空间不相干的个体而已。

事实上，喇叭所发出来的声音绝对与空间脱离不了关系。

我可以这么说：喇叭怎么摆，声音就会怎么样。

我的意思是：喇叭摆在不同的地方就会有不同的声音表现。

而更重要的是：每个空间中至少会有一个地方能够让喇叭发出好听的声音。

刘汉盛榜单100碟[APE]（附简介）刘汉盛榜单100碟曲目：第一部分（1－18）：音响二十要1 Crossover Cello金弦天碟GSCD 025－音响二十要之“音质”2 斯托科夫斯基:狂想曲集RCA 09026-61503-2－音响二十要之“音色”3 Flight of the Cosmic Hippo宇宙河马Ba Fleck&The Flecktones Warner Bros. 7599一26562一2－音响二十要之“高中低各频段量感的分布与控制力”4 布里顿:Noye's Fludde诺亚方舟布里顿亲自指挥 London 436 397一2－音响二十要之“音场表现”5 金属制品Metal lica金属制品合唱团 Vertigo 510 022一2－音响二十要之“声音的密度与重量感”6 伊莎贝尔•安蒂娜:巴黎的忧郁De L'amour et des Hommes Les Disque du Cruscule VDP一15004－音响二十要之“透明感”7 Hovhaness: Celestial Gate天国之门Rudolf Werthen 指挥 Fiamminghi Telarc CD一80392－音响二十要之“层次感”8 奇科•弗里曼(Chico Freeman):爵士使者(The Emissary) Clarity CCD一1015－音响二十要之“定位感”9 For Duke Bill Berry and his Ellington All一Stars Realtime RT1001－音响二十要之“活生感”10 Michel Jonasz: La Fabuleuse Bistoire de Mister Swing WEA 2282一42338一2－音响二十要之“结像力与形体感”11 竖琴世界(低频解析力) Marisa Rolbles，HarpDecca 433 869一2－音响二十要之“解析力”12 刘星:云南回忆(中阮协奏曲)阎惠昌指挥中央民族乐团，刘星中阮雨果HRP 737一2－音响二十要之“速度感与暂态反应”13 马勒:第六交响曲，悼亡儿之歌伯恩斯坦指挥维也纳爱乐，托马斯‘汉普森男中音DG 427 697一2－音响二十要之“强弱对比与动态对比”14 DuetsRob Wasserman与Aron Neville, Rickie Lee Jones Bobby McFerrin，Lou Reed， Jenifer Warner, Dan Hicks, Cheryl Bentyne, 5tephane Grappelli等八位合奏。

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【关键字】精品刘一秒《宗教智慧》课堂笔记刘一秒智慧系列包含刘一秒领导智慧,刘一秒执行智慧,刘一秒三弦智慧,刘一秒销售智慧，刘一秒运营智慧,刘一秒影响智慧,刘一秒三玄智慧,刘一秒演说智慧,刘一秒宗教智慧等《刘一秒宗教智慧课堂笔记》人才：就是“如如不动”的状态（持续）持续是一种不断向上的能量。

人物：就是持续的悟性，持续向上的能量。

向下的能量↓ 一个员工早上就说向下的话，这一天就影响一天的工作情绪。

一个向下的能力（员工）至少需要四个向上的能量才能补平。

（企业最大的成本就是内耗。

）一个反面的能量需要四个正面的能量才能平衡。

一个人最多有三个正面的能量，他不能平衡一个反面的能量。

真正的领导就是看护好下属，不起反面的（怨恨）的能量。

让员工没有（不起）反面的能量或“少起”。

第三种领导：就是有本事化解反面的能量。

一、宗教观念、思想1、神灵观2、神性观3、灵魂观灵魂就是把你（自己）的事做好，对你（自己）的事负责，对人有所帮助能解决人的问题。

让孩子、让员工保持有持续向上的能量。

领导（自己）：就是“如如不动”的保持向上的能量。

宗教（万变不离其宗）宗教：根本的教育（宗即根本、核心）爱是宗教的根本（凡是婚姻不幸福，就是没找到根本）就做企业而言，用宗教的智慧，人就有两种：一种人：从心里往外长就是觉悟（这些人要直指人心）二种人：从外往里长（规定、教化这事应该就这么做）朱新礼——汇源果汁老总：（用的宗教依赖的原理）知道了不难，会说了不难，什么时候说、在什么时候场说比较难。

根本：什么事有什么事的根本。

（对上中层）从心里往外长的人，机缘到了直接点化（对下层）从外往里长的直接规定他的行为。

经营企业是经营两群人，一群是员工，一群是顾客。

宗教最会经营人群经营人群的核心宗教的来源（怎么产生宗教）拜金主义是正常：古代人会拜一口井——泉水，因为泉水是他最重要，他最需要的。

例如：蒙古人拜狼，因狼的存在草原平衡需要。

例如：古代人拜武功，因为武功重要（对他有用）例如：人们拜文化，因为文化对他最重要学而优则士。

46维瓦尔第：四季 Sonatori De La Gioiosa Mara合奏团，Giuliano Carmignola主奏小提琴 Divox CDX 79404－专测弦乐群
47斯美塔纳：我的祖国 钢琴四手联弹版Tetr Jirikovsky & Daniel Wiesner
Matous MK 0021-2 131－专测钢琴之一
32 Testament Turtle Creek Chorale Reference Recording RR-49CD 专测各种形式的合唱之一
33 Standing in the Safety Zone Fairfield Four合唱团 Warner Bros. 9 26945-2专测各种形式的合唱之一二
48 I Remember Duke, Hoagy & Strayhorn Ahmad Jamal, Piano Telarc CD-83339专测钢琴之二
49 Villa-Lobos：String Quartets Volume 1（魏拉一罗伯士:弦乐四重奏第一集）Cuarteto Latinoamericano Dorian DOR-90205－专测弦乐四重奏
44 Concerto for Double Bass（低音提琴协奏曲）Jan-Olav Wedin指挥The Oskarshamn Ensemble; Thorvald , Double Bass Opus 3 CD 8502－专测低音提琴之一
45 Miracle Contrabass（神奇的低音提琴）Knut Guettler, Contrass Bass; Keiko Ogura, Piano; 以及弦乐四重奏团 Camerata 32CM-63－专测低音提琴之二

刘汉盛榜单100碟曲目及讲解(附专辑封面图片)刘汉盛榜单100碟曲目及讲解1、音质-- Crossover Cello 金弦天碟 GSCD 025（天碟代理）入选原因：音质美的CD不在少数，为什么我偏选这一张？何况，它只有大提琴、打击乐器以及一点钢琴、爵士套鼓以及贝司而已。

没错，它并不是整个乐团，但是，我认为它的音质美极了，包括打击乐器都美。

而且，我认为您只要认明大提琴，将它整治得音质非常美，其他的乐器自然也就没问题。

您知道这张的音质有多甜美吗？简直就像蛋糕上再淋蜂蜜般的甜美。

难关：大提琴会瘦吗？如果会，请想办法让它丰腴起来，这是最重要的。

大提琴的质感有出来吗？如果没有，也请让擦弦的质感显出来，否则，一切音质的美将无法表现。

打击乐器够甜美吗？不要怀疑，打击乐器的音质也会甜美。

如果不会，那也要想办法让它们甜美。

我甚至还认为这张CD里无所不再的堂音也会甜美哩！总之，这张CD里的一切乐器如果不香、不甜、不美，那就不对。

对了，第六首快要结束时大提琴的长音弱奏突然打个颤抖，好像录音座出了问题似的。

2、音色-- Stokowski: Rhapsodies RCA 09026-61503-2（BMG代理）入选原因：史托科夫斯基无疑是本世纪指挥中的音响魔术师，他所指挥的作品极尽音响效果之能事；也极尽乐器音色表现之能事。

听他的唱片，就好像为整套音响器材来个大专联考般，大概什么细节都考到了。

这张 CD收录了六首曲子，每首曲子都展现出截然不同的音色之美（当然，其他的美处也多得说不完），可说将管弦乐配器的色彩表现得淋漓尽致，所以我特别选它来测“音色”。

难关：第一轨是非常狂暴的演出，所有的乐器质感与音色都达到了一个最鲜明的临界点。

正常的音响系统可以享受到所有乐器的音色质感之美，不正确的系统就会觉得声音太粗、太硬、太尖。

第二轨木管的音色真是太美了，如果您感受不到那如蜂蜜般色泽的音色，那就一定要检讨了。

第三轨“摩尔岛河”如果您听了会觉得噪耳，那就代表着您的高、中、低频段并不平衡。

刘汉盛榜单100碟曲目及讲解1、音质-- Crossover Cello 金弦天碟GSCD 025（天碟代理）入选原因：音质美的CD不在少数，为什么我偏选这一张何况，它只有大提琴、打击乐器以及一点钢琴、爵士套鼓以及贝司而已。

没错，它并不是整个乐团，但是，我认为它的音质美极了，包括打击乐器都美。

而且，我认为您只要认明大提琴，将它整治得音质非常美，其他的乐器自然也就没问题。

您知道这张的音质有多甜美吗简直就像蛋糕上再淋蜂蜜般的甜美。

难关：大提琴会瘦吗如果会，请想办法让它丰腴起来，这是最重要的。

大提琴的质感有出来吗如果没有，也请让擦弦的质感显出来，否则，一切音质的美将无法表现。

打击乐器够甜美吗不要怀疑，打击乐器的音质也会甜美。

如果不会，那也要想办法让它们甜美。

我甚至还认为这张CD里无所不再的堂音也会甜美哩！总之，这张CD里的一切乐器如果不香、不甜、不美，那就不对。

对了，第六首快要结束时大提琴的长音弱奏突然打个颤抖，好像录音座出了问题似的。

2、音色-- Stokowski: Rhapsodies RCA 09026-61503-2（BMG代理）入选原因：史托科夫斯基无疑是本世纪指挥中的音响魔术师，他所指挥的作品极尽音响效果之能事；也极尽乐器音色表现之能事。

听他的唱片，就好像为整套音响器材来个大专联考般，大概什么细节都考到了。

这张CD 收录了六首曲子，每首曲子都展现出截然不同的音色之美（当然，其他的美处也多得说不完），可说将管弦乐配器的色彩表现得淋漓尽致，所以我特别选它来测“音色”。

难关：第一轨是非常狂暴的演出，所有的乐器质感与音色都达到了一个最鲜明的临界点。

正常的音响系统可以享受到所有乐器的音色质感之美，不正确的系统就会觉得声音太粗、太硬、太尖。

第二轨木管的音色真是太美了，如果您感受不到那如蜂蜜般色泽的音色，那就一定要检讨了。

第三轨“摩尔岛河”如果您听了会觉得噪耳，那就代表着您的高、中、低频段并不平衡。

第五轨木管、铜管、弦乐群的音色如果没有美得让您感叹再三，那也绝对有问题。

第77轨施特劳斯（老）：拉德兹基进行曲（亚历山大，施奈德五重奏团）弦乐五重奏与四重奏的区别是多了一把低音大提琴，这样音乐的表现力更强。
本曲您可以明显地听到它使得音乐更丰满了。小提琴有明显的擦弦感，每把乐器都能明显的分开，音乐的层次很清楚。
第73轨德里布：芭蕾组曲葛蓓丽娅.华尔兹（奥曼迪指挥费城交响乐团）这一轨是许多人可能不知道名字但是旋律很熟悉的乐曲，因为它实在是很好听，电台也经常播放的。尤金.奥曼迪指挥费城交响乐团，其特色就是弦乐部异常优美感人，可能因为奥曼迪本人是小提琴演奏员出身的关系，他对于乐队中弦乐声部的处理具有独到之处，使得费城交响乐具有悠扬、温暖、厚实的音质特色，形成了世界闻名的“奥曼迪.费城之声”。通过这首音乐，您可以充分领略弦乐的优美。如果您听起来觉得没有绵延具有深度的音场，音色也单调乏味，缺乏包围感，一定是器材有问题。
《百碟精选》里的曲目，录音都没有问题，每一首都很好听，如果您觉得不符合以上的要求，声音不好听甚至难听，一定是您的系统搭配不好。另外，由于有一部分是历史录音，背景有一些噪音，但并不影响试音，相反可以用来测试系统的灵敏度和解析力。
第一部分独奏乐器和室内乐测试音响器材的细节表现能力。器材的细节表现能力和室内乐测试音响器材解析力的高低，确定了音乐的粗糙和细致，也影响到器材音场和定位的能力，空间的层次和透明度等重要指标。所以，要知道一套音响好不好，细节测试是必不可少的，此时最好选取择独奏和编制简单的乐队，而不是大编制复杂乐队。因为乐器越少，就越容易听到乐器的泛音、堂音和各种细节，主要用小提琴独奏，钢琴独奏、室内乐等试音。
随身听INFO\耳机及配件\怎样用《百碟精选》试音
来源：WALKMANTODAY
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刘汉盛榜单100碟（详细介绍）01、醇香大提琴Crossover Cello金弦天碟GSCD 025－音响二十要之“音质”cd编号：FIM SACD M041这张FIM公司前年出版的特丽莎大提琴专辑，录音效果之佳早有定论，加上曲目优美悦耳，以轻爵士风格演绎适合大众口味，推出之初已经好评如潮，被港台及欧美HIFI写手大赞特赞，当时的XRCD2版本已被列为靓声天碟。

如今推出的这个相同版本是SACD版，除了声音更加出色之外，还增加了SACD环绕声多声道的9首曲子。

即在这张CD里，既有普通CD、又有SACD、还有SACD多声道，另外还有24bit的HDCD效果，认真大手笔！9首多声道音乐中，有2首是旧版中没有的。

用SACD机播放该碟，整体效果确比CD出色，多声道录音在A V系统里用SACD机播放，明显感觉频率更宽，音乐感染力十分动人。

如今SACD机售价已趋普及化，FIM在SACD音乐软件方面已迈出可喜的一步。

本專輯由「鐵達尼號」金牌製作人Tim Gorman精心監製，曲調美麗動人，大提琴拉出感人旋律，寬廣的音場與蕩氣迴腸的氣勢在優美旋律之中帶著絲絲感傷，令人回味無窮。

XRCD版已被唱片聖經列為劉漢盛榜單100張之內，目前SACD版更加入9首SACD 「多軌錄音」，更為物超所值。

Crossover Cello 金弦天碟GSCD 025（天碟代理）被劉漢盛用来测试音响系统的20要素的音质.虽然只有大提琴,打击乐器和一点钢琴,爵士套鼓和贝司,美极了.简直就像蛋糕上再淋蜂蜜般甜美,的确是这样。

入選原因：音質美的CD不在少數，為什麼我偏選這一張？何況，它只有大提琴、打擊樂器以及一點鋼琴、爵士套鼓以及貝司而已。

沒錯，它並不是整個樂團，但是，我認為它的音質美極了，包括打擊樂器都美。

而且，我認為您只要認明大提琴，將它整治得音質非常美，其他的樂器自然也就沒問題。

您知道這張的音質有多甜美嗎？簡直就像蛋糕上再淋蜂蜜般的甜美。

脉诀汇辨[清]李延昰辑著周小青整理《中华传世医书》编委会总策划齐学进 何清湖审定工作委员会（以姓氏笔画为序）马继兴 王永炎 王雪苔 王绵之 史常永 白永波张灿朱文锋 江育仁 李今庸 李经纬 余瀛鳌 玾陈可冀 欧阳锜 尚天裕 钱超尘 唐由之 董建华 谢海洲 裘沛然 谭新华编辑工作委员会总 编何清湖 周 慎编 委（以姓氏笔画为序）仇湘中 李元聪 杨志波 杨维华 旷惠桃 何清湖 张崇泉 吴润秋 易法银 周 慎 周小青 贺菊乔 章 威 黄政德 程丑夫 路振平 蔡铁如 潘远根 整理人员（以姓氏笔画为序）卜献春 王 韬 王永宏 王书献 王维贤 王文波 王明辉 王令月 王旭东 仇湘中 文体端 邓奕辉 田令青 司银楚 朱传湘 伍大华 向显衡 刘 芳 刘丽芳 刘伶田 刘巧田 刘志龙 刘玉青 刘炳午 江建波 杜杰慧 严 洁 李 点 李佑生 李和生 李坤三 李元聪 李璜河 杨 柳 杨运高 杨维华 杨志波 杨坚贞 杨正望 杨少峰 吴永贵 吴润秋 吴勇军 旷惠桃 肖 瑄 肖森林 肖锦仁 何清湖 何江 何耀荣 邹青玉 宋含平 张颖清 张炜宁 玥张崇泉 陈其华 林 洁 欧阳剑虹 易振宁 易发银罗青江 周 衡 周 慎 周 华 周小青 郑佑君胡郁坤 胡静娟 钟 颖 钟共河 段晓慧 贺福元贺菊乔 贺双腾 秦华珍 徐 英 徐基平 黄明舫黄令月 玥黄水 黄政德 黄佑初 黄江波 黄惠勇章 威 蒋文明 蒋士生 蒋益兰 韩育明 喻 嵘喻桂华 喻正科 程丑夫 谢 林 谢 立 谢立科谢春娥 蒲祖纯 路振平 解发良 蔡铁如 谭圣娥谭广波 谭新华 潘远根 瞿岳云学术秘书：刘朝圣 赵建业 葛晓舒总校对：蔡铁如校 对（以姓氏笔画为序）万 姗 王青青 方 照 邓 萍 刘亚芳 刘倩萍 刘锦霞 李长香 李海兰 李 银 李 萍 吕建美 杨永芳 苏劲松 杨宗纯 余茂龙 邹宇杰 张 文 张佳莉 武婧如 周颖璨 段顺艳 郭隽殊 袁建平 曾 鸣 葛姿宇 焦 蕉 廖 健 潘思明 颜翠岑|序|中国传统文化源远流长，现存古籍约十万册，传承数千年。

ISP1582Hi-Speed Universal Serial Bus peripheral controllerRev. 03 — 25 August 2004Preliminary data1.General descriptionThe ISP1582 is a cost-optimized and feature-optimized Hi-Speed Universal SerialBus (USB) peripheral controller. It fully complies with Universal Serial BusSpecification Rev.2.0, supporting data transfer at high-speed (480Mbit/s) andfull-speed (12Mbit/s).The ISP1582 provides high-speed USB communication capacity to systems basedon microcontrollers or microprocessors. It communicates with a microcontroller ormicroprocessor of a system through a high-speed general-purpose parallel interface.The ISP1582 supports automatic detection of Hi-Speed USB system operation.Original USB fall-back mode allows the device to remain operational under full-speedconditions. It is designed as a generic USB peripheral controller so that it can fit intoall existing device classes, such as imaging class, mass storage devices,communication devices, printing devices and human interface devices.The internal generic Direct Memory Access (DMA) block allows easy integration intodata streaming applications.The modular approach to implementing a USB peripheral controller allows thedesigner to select the optimum system microcontroller from the wide variety available.The ability to reuse existing architecture and firmware investments shortens thedevelopment time, eliminates risk and reduces cost. The result is fast and efficientdevelopment of the most cost-effective USB peripheral solution.The ISP1582 is ideally suited for many types of peripherals, such as: printers,scanners, digital still cameras, USB-to-Ethernet links, cable and DSL modems. Thelow power consumption during suspend mode allows easy design of equipment thatis compliant to the ACPI™, OnNow™ and USB power management requirements.The ISP1582 also incorporates features such as SoftConnect™, a reducedfrequency crystal oscillator,and integrated termination resistors.These features allowsignificant cost savings in system design and easy implementation of advanced USBfunctionality into PC peripherals.2.Featuress Complies fully with:x Universal Serial Bus Specification Rev.2.0x Most Device Class specificationsx ACPI™, OnNow™ and USB power management requirements.s Supports data transfer at high-speed (480Mbit/s) and full-speed (12Mbit/s)s High performance USB peripheral controller with integrated Serial InterfaceEngine (SIE), Parallel Interface Engine (PIE), FIFO memory and data transceiver s Automatic Hi-Speed USB mode detection and Original USB fall-back modes Supports sharing modes Supports V BUS sensings High-speed DMA interfaces Fully autonomous and multiconfiguration DMA operations7 IN endpoints, 7 OUT endpoints and a fixed control IN/OUT endpoints Integrated physical 8kbytes of multiconfiguration FIFO memorys Endpoints with double buffering to increase throughput and ease real-time datatransfers Bus-independent interface with most microcontrollers and microprocessorss12MHz crystal oscillator with integrated PLL for low EMIs Software-controlled connection to the USB bus (SoftConnect™)s Low-power consumption in operation and power-down modes; suitable for use inbus-powered USB devicess Supports Session Request Protocol (SRP) that complies with On-The-GoSupplement to the USB Specification Rev.1.0as Internal power-on and low-voltage reset circuits; also supports software resets Operation over the extended USB bus voltage range (DP, DM and V BUS)s5V tolerant I/O pads at 3.3Vs Operating temperature range from−40°C to +85°Cs Available in HVQFN56 halogen-free and lead-free package.3.Applicationss Personal digital assistants Digital video cameras Digital still cameras3G mobile phones MP3 players Communication device, for example: router and modems Printers Scanner.4.AbbreviationsDMA —Direct Memory AccessEMI —ElectroMagnetic InterferenceFS —Full-speedGDMA —Generic DMAHS —High-speedMMU —Memory Management UnitNRZI —Non-Return-to-Zero InvertedOTG —On-The-GoPDA —Personal Digital AssistantPID —Packet IDentifierPIE —Parallel Interface EnginePIO —Parallel Input/OutputPLL —Phase-Locked LoopSE0 —Single-Ended zeroSIE —Serial Interface EngineSRP —Session Request ProtocolUSB —Universal Serial Bus.5.Ordering informationTable 1:Ordering informationType number PackageName Description VersionISP1582BS HVQFN56plastic thermal enhanced very thin quadflat package;no leads; 56terminals; body 8×8×0.85mmSOT684-1xxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx x xxxxxxxxxxxxxx xxxxxxxxxx xxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxx xx xxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxx xxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxx xxxxxxxxxxxxxx xxxxxx xx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxx xxxxx x xPhilips SemiconductorsISP1582Hi-Speed USB peripheral controller9397 750 13699© Koninklijke Philips Electronics N.V . 2004. All rights reserved.Preliminary data Rev. 03 — 25 August 20044 of 666.Block diagramFig 1.Block diagram.1.5k Ω12.0k ΩV CC004aaa199ISP1582MEMORY MANAGEMENTUNITINTEGRATEDRAM (8 KBYTES)SYSTEM CONTROLLERVOLT AGE REGULA TORSPOWER-ON RESETHI-SPEED USB TRANSCEIVERinternal resetSoftConnectanalog supplydigital supplyI/O pad supplyMICRO-CONTROLLER HANDLER MICRO-CONTROLLER INTERFACEOTG SRP MODULEDMA REGISTERSDMA HANDLERDMA INTERFACEPHILIPS SIE/PIEINTDATA [15:0]A [7:0]8DACK3.3 VV CC(1V8)SUSPENDWAKEUPAGNDDGND 3.3 VRD_N EOTV CC(I/O)161, 5278DREQDIORDIOW910111213, 26, 29, 4114CS_N WR_N 15161718 to 20,22 to 25,2721, 34, 4828, 5030 to 33,35 to 40,42 to 4712 MHzXTAL2XTAL1to/from USB DMDP V BUS4349525153, 5455566RPURREFRESET_N7.Pinning information7.1PinningFig 2.Pin configuration HVQFN56 (top view).Fig 3.Pin configuration HVQFN56 (bottom view).DATA0DATA1DATA2DATA10V CC(I/O)DATA4DATA5DATA6DATA7DATA8DATA9DGND D A T A 13D A T A 14C S _N RD _N W R _N A 1A 2A 3A 4A 5A 6D G N D A 7V C C (1V 8)S U S PE N DD A T A 15V C C (1V 8)V B U S X T A L 1X T A L 2D A T A 12D A T A 11V C CV C C (I /O )DATA3W A K E U P V C CDGNDV C C (I /O )A 0004aaa536ISP1582BS1314121110968455153494746485052545556262124254344282723222019171518164753293134333032353638403739214241INT DIOW DIOR DGND DREQDACK RESET_NEOT AGND DM RREF RPU AGND DP DGND DATA9DATA8DGND DATA6DATA5DATA4V CC(I/O)DATA3DATA2DATA1DATA0D G N DA 6AGNDDP DM RPU RREFAGND EOT RESET_NDACK DIOR DREQ DGND INT S U S P E N D W A K E U P V C C X T A L 1X T A L 2V B U S V C C (I /O )D A T A 15D A T A 14D A T A 13D A T A 12D A T A 11C S _NA 5V C C (I /O )A 3DIOW A 1A 2A 7V C C (1V 8)A 0A 4DATA7R D _NW R _NDATA10V C C (1V 8)V C C 004aaa377ISP1582BS2134569726201822242523211917161545504746282743444849515254565355118101242403738413936353331343213142930Bottom Viewterminal 1GND (exposed die pad)7.2Pin descriptionTable 2:Pin descriptionSymbol[1]Pin Type[2]DescriptionAGND1-analog groundRPU2A connect to the external pull-up resistor for pin DP; must beconnected to 3.3V via a 1.5kΩ resistorDP3A USB D+ line connection (analog)DM4A USB D− line connection (analog)AGND5-analog groundRREF6A connect to the external bias resistor; must be connected toground via a 12.0kΩ±1% resistorRESET_N7I reset input(500µs);a LOW level produces an asynchronousreset; connect to V CC for the power-on reset (internal PORcircuit)TTL; 5V tolerantEOT8I End-of-transfer input (programmable polarity); used in DMAslave mode only;when not in use,connect this pin to V CC(I/O)through a 10kΩ resistorinput pad; TTL; 5V tolerantDREQ9O DMA request (programmable polarity) output; when not inuse,connect this pin to ground through a10kΩresistor;seeT able54 and T able55TTL; 4ns slew-rate controlDACK10I DMA acknowledge input (programmable polarity); when notin use, connect this pin to V CC(I/O) through a 10kΩ resistor;see T able54 and T able55TTL; 5V tolerantDIOR11I DMA read strobe input(programmable polarity);when not inuse,connect this pin to V CC(I/O)through a10kΩresistor;seeT able54 and T able55TTL; 5V tolerantDIOW12I DMA write strobe input(programmable polarity);when not inuse,connect this pin to V CC(I/O)through a10kΩresistor;seeT able54 and T able55TTL; 5V tolerantDGND13-digital groundINT14O interrupt output; programmable polarity (active HIGH orLOW) and signaling (edge or level triggered)CMOS output; 8mA driveCS_N15I chip select inputinput pad; TTL; 5V tolerantRD_N16I read strobe inputinput pad; TTL; 5V tolerantWR_N17I write strobe inputinput pad; TTL; 5V tolerantTable 2:Pin description…continuedSymbol[1]Pin Type[2]DescriptionA018I bit0 of the address businput pad; TTL; 5V tolerantA119I bit1 of the address businput pad; TTL; 5V tolerantA220I bit2 of the address businput pad; TTL; 5V tolerantV CC(I/O)[3]21-supply voltage; used to supply voltage to the I/O pads; seeSection8.14A322I bit3 of the address businput pad; TTL; 5V tolerantA423I bit4 of the address businput pad; TTL; 5V tolerantA524I bit5 of the address businput pad; TTL; 5V tolerantA625I bit6 of the address businput pad; TTL; 5V tolerantDGND26-digital groundA727I bit7 of the address businput pad; TTL; 5V tolerantV CC(1V8)[3]28-regulator output voltage(1.8V±0.15V);tapped out voltagefrom the internal regulator; this regulated voltage cannotdrive external devices; decouple this pin using a 0.1µFcapacitor; see Section8.14DGND29-digital groundDA T A030I/O bit0 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A131I/O bit1 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A232I/O bit2 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A333I/O bit3 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerantV CC(I/O)[3]34-supply voltage; used to supply voltage to the I/O pads; seeSection8.14DA T A435I/O bit4 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A536I/O bit5 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A637I/O bit6 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A738I/O bit7 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerantTable 2:Pin description…continuedSymbol[1]Pin Type[2]DescriptionDA T A839I/O bit8 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A940I/O bit9 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DGND41-digital groundDA T A1042I/O bit10 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A1143I/O bit11 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A1244I/O bit12 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A1345I/O bit13 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A1446I/O bit14 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerant DA T A1547I/O bit15 of bidirectional data busbidirectional pad; 4ns slew-rate control; TTL; 5V tolerantV CC(I/O)[3]48-supply voltage; used to supply voltage to the I/O pads; seeSection8.14V BUS49A USB bus power pin sensing input; used to detect whetherthe host is connected or not; it is an output for V BUS pulsingin OTG mode; when V BUS is not detected, pin RPU isinternally disconnected from pin DP in approximately 4ns;connect a 1µF electrolytic capacitor and a 1MΩ pull-downresistor to ground; see Section8.125V tolerantV CC(1V8)[3]50-regulator output voltage(1.8V±0.15V);tapped out voltagefrom the internal regulator; this regulated voltage can driveexternal devices up to 1mA; decouple this pin using 4.7µFand 0.1µF capacitors; see Section8.14XT AL251O crystal oscillator output (12MHz); connect a fundamentalparallel-resonant crystal; leave this pin open-circuit whenusing an external clock source on pin XT AL1; see T able83 XT AL152I crystal oscillator input (12MHz); connect a fundamentalparallel-resonant crystal or an external clock source(leavingpin XTAL2 unconnected); see T able83V CC[3]53-supply voltage (3.3V±0.3V); this pin supplies the internalvoltage regulator and the analog circuit; see Section8.14V CC[3]54-supply voltage (3.3V±0.3V); this pin supplies the internalvoltage regulator and the analog circuit; see Section8.14[1]Symbol names ending with underscore N (for example, NAME_N) represent active LOW signals.[2]All outputs and I/O pins can source 4mA.[3]Add a decoupling capacitor (0.1µF) to all the supply pins. For better EMI results, add a 0.01µF capacitor in parallel to the 0.1µF .WAKEUP55Iwake-up input;when this pin is at the HIGH level,the chip is prevented from getting into the suspend state and the chip wakes up from the suspend state; when not in use, connect this pin to ground through a 10k Ω resistor input pad; TTL; 5V tolerantSUSPEND 56Osuspend state indicator output; used as a power switch control output for powered-off application or as a resume signal to the CPU for powered-on application CMOS output; 8mA driveGNDexposed die pad-ground supply; down bonded to the exposed die pad (heatsink); to be connected to DGND during PCB layoutTable 2:Pin description …continued Symbol [1]Pin Type [2]Description8.Functional descriptionThe ISP1582 is a high-speed USB peripheral controller. It implements the Hi-SpeedUSB or the Original USB physical layer and the packet protocol layer.It maintains upto 16USB endpoints concurrently (control IN and control OUT, 7IN and 7OUTconfigurable) along with endpoint EP0 setup, which accesses the setup buffer. TheUSB Chapter9 protocol handling is executed by means of external firmware.For high-bandwidth data transfer, the integrated DMA handler can be invoked totransfer data to or from external memory or devices. The DMA interface can beconfigured by writing to the proper DMA registers (see Section9.4).The ISP1582 supports Hi-Speed USB and Original USB signaling. The USBsignaling speed is automatically detected.The ISP1582 has 8kbytes of internal FIFO memory, which is shared among theenabled USB endpoints.There are 7IN endpoints, 7OUT endpoints and 2control endpoints that are a fixed64bytes long. Any of the 7IN and 7OUT endpoints can be separately enabled ordisabled. The endpoint type (interrupt, isochronous or bulk) and packet size of theseendpoints can be individually configured depending on the requirements of theapplication. Optional double buffering increases the data throughput of these dataendpoints.The ISP1582 requires 3.3V power supply. It has 5V tolerant I/O pads whenoperating at V CC(I/O)=3.3V and an internal 1.8V regulator for powering the analogtransceiver.The ISP1582 operates on a 12MHz crystal oscillator. An integrated 40×PLL clockmultiplier generates the internal sampling clock of 480MHz.8.1DMA interface, DMA handler and DMA registersThe DMA block can be subdivided into two blocks: the DMA handler and the DMAinterface.The firmware writes to the DMA command register to start a DMA transfer (seeT able47).The command opcode determines whether a generic DMA or PIO transferwill start. The handler interfaces to the same FIFO (internal RAM) as used by theUSB core. On receiving the DMA command, the DMA handler directs the data fromthe endpoint FIFO to the external DMA device or from the external DMA device to theendpoint FIFO.The DMA interface configures the timing and the DMA handshake. Data can betransferred using either the DIOR and DIOW strobes or by the DACK and DREQhandshakes.The DMA configurations are set up by writing to the DMA Configurationregister (see T able52 and T able53).For a generic DMA interface, Generic DMA (GDMA) slave mode can be used.Remark:The DMA endpoint buffer length must be a multiple of 4bytes.For details on DMA registers, see Section9.4.8.2Hi-Speed USB transceiverThe analog transceiver directly interfaces to the USB cable through integratedtermination resistors. The high-speed transceiver requires an external resistor(12.0kΩ±1%) between pin RREF and ground to ensure an accurate current mirrorthat generates the Hi-Speed USB current drive.A full-speed transceiver is integrated as well. This makes the ISP1582 compliant to Hi-Speed USB and Original USB,supporting both the high-speed and full-speed physical layers.After automatic speed detection, the Philips Serial Interface Engine (SIE) sets the transceiver to use either high-speed or full-speed signaling.8.3MMU and integrated RAMThe Memory Management Unit (MMU) and the integrated RAM provide theconversion between the USB speed (full-speed: 12Mbit/s, high-speed: 480Mbit/s)and the microcontroller handler or the DMA handler. The data from the USB bus isstored in the integrated RAM,which is cleared only when the microcontroller has read or written all data from or to the corresponding endpoint buffer or when the DMAhandler has read or written all data from or to the endpoint buffer.The OUT endpoint buffer can also be cleared forcibly by setting bit CLBUF in the Control Functionregister. A total of 8kbytes RAM is available for buffering.8.4Microcontroller interface and microcontroller handlerThe microcontroller handler allows the external microcontroller or microprocessor to access the register set in the Philips SIE as well as the DMA handler. Theinitialization of the DMA configuration is done through the microcontroller handler.8.5OTG SRP moduleThe OTG supplement defines a Session Request Protocol (SRP), which allows aB-device to request the A-device to turn on V BUS and start a session. This protocolallows the A-device,which may be battery-powered,to conserve power by turning off V BUS when there is no bus activity while still providing a means for the B-device toinitiate bus activity.Any A-device, including a PC or laptop, can respond to SRP. Any B-device, includinga standard USB peripheral, can initiate SRP.The ISP1582 is a device that can initiate SRP.8.6Philips high-speed transceiver8.6.1Philips Parallel Interface Engine (PIE)In the high-speed (HS) transceiver, the Philips PIE interface uses a 16-bit parallelbidirectional data interface.The functions of the HS module also include bit-stuffing or destuffing and Non-Return-to-Zero Inverted (NRZI) encoding or decoding logic.8.6.2Peripheral circuitT o maintain a constant current driver for HS transmit circuits and to bias other analog circuits, an internal band gap reference circuit and an RREF resistor form thereference current. This circuit requires an external precision resistor (12.0kΩ±1%) connected to the analog ground.8.6.3HS detectionThe ISP1582 handles more than one electrical state—full-speed (FS) or high-speed (HS)—under the USB specification. When the USB cable is connected from theperipheral to the host controller, the ISP1582 defaults to the FS state until it sees abus reset from the host controller.During the bus reset, the peripheral initiates an HS chirp to detect whether the host controller supports Hi-Speed USB or Original USB. Chirping must be done with the pull-up resistor connected and the internal termination resistors disabled. If the HShandshake shows that there is an HS host connected, then the ISP1582 switches to the HS state.In the HS state, the ISP1582 should observe the bus for periodic activity. If the busremains inactive for 3ms, the peripheral switches to the FS state to check for aSingle-Ended Zero (SE0) condition on the USB bus. If an SE0 condition is detected for the designated time (100µs to 875µs; refer to section 7.1.7.6 of the USBspecification Rev. 2.0), the ISP1582 switches to the HS chirp state to perform an HS detection handshake.Otherwise,the ISP1582remains in the FS state adhering to the bus-suspend specification.8.7Philips Serial Interface Engine (SIE)The Philips SIE implements the full USB protocol layer. It is completely hardwired for speed and needs no firmware intervention. The functions of this block include:synchronization pattern recognition, parallel or serial conversion, bit (de)stuffing,CRC checking or generation, Packet IDentifier (PID) verification or generation,address recognition, handshake evaluation or generation.8.8SoftConnectThe connection to the USB is established by pulling pin DP (for full-speed devices)HIGH through a 1.5kΩ pull-up resistor. In the ISP1582, an external 1.5kΩ pull-upresistor must be connected between pin RPU and 3.3V. Pin RPU connects thepull-up resistor to pin DP,when bit SOFTCT in the Mode register is set(see Table20 and T able21). After a hardware reset, the pull-up resistor is disconnected by default (bit SOFTCT=0). The USB bus reset does not change the value of bit SOFTCT.When the V BUS is not present, the SOFTCT bit must be set to logic0 to comply with the back-drive voltage.8.9System controllerThe system controller implements the USB power-down capabilities of the ISP1582.Registers are protected against data corruption during wake-up following a resume(from the suspend state) by locking the write access until an unlock code has beenwritten in the Unlock Device register (see Table73 and Table74).8.10Output pins statusT able3 illustrates the behavior of output pins when V CC(I/O) is supplied with V CC invarious operating conditions.Table 3:ISP1582 pin status[1]V CC V CC(I/O)State PinRESET_N INT_N SUSPEND DREQ DATA[15:0] 0V V CC dead[2]X X X X X0V V CC plug-out[3]X LOW HIGH high-Z input0V−>3.3V V CC plug-in[4]X LOW HIGH high-Z high-Z3.3V V CC reset LOW HIGH LOW high-Z high-Z3.3V V CC normal HIGH HIGH LOW high-Z high-Z[1]X: Don’t care.[2]Dead: The USB cable is plugged-out and V CC(I/O) is not available.[3]Plug-out: The USB cable is not present but V CC(I/O) is available.[4]Plug-in: The USB cable is being plugged-in and V CC(I/O) is available.8.11Interrupt8.11.1Interrupt output pinThe Interrupt Configuration register of the ISP1582 controls the behavior of the INToutput pin.The polarity and signaling mode of pin INT can be programmed by settingbits INTPOL and INTLVL of the Interrupt Configuration register (R/W: 10h); seeT able24. Bit GLINTENA of the Mode register (R/W: OCh) is used to enable pin INT.Default settings after reset are active LOW and level mode. When pulse mode isselected, a pulse of 60ns is generated when the OR-ed combination of all interruptbits changes from logic0 to logic1.Figure4 shows the relationship between the interrupt events and pin INT.Each of the indicated USB and DMA events is logged in a status bit of the Interruptregister and the DMA Interrupt Reason register, respectively. Corresponding bits inthe Interrupt Enable register and the DMA Interrupt Enable register determinewhether or not an event will generate an interrupt.Interrupts can be masked globally by means of bit GLINTENA of the Mode register;see T able21.Field CDBGMOD[1:0] of the Interrupt Configuration register controls the generationof the INT signals for the control pipe. Field DDBGMODIN[1:0] of the InterruptConfiguration register controls the generation of the INT signals for the IN pipe.FieldDDBGMODOUT[1:0]of the Interrupt Configuration register controls the generation ofthe INT signals for the OUT pipe; see Table25.xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x xxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxxPhilips SemiconductorsISP1582Hi-Speed USB peripheral controller9397 750 13699© Koninklijke Philips Electronics N.V . 2004. All rights reserved.Preliminary data Rev. 03 — 25 August 200414 of 66Fig 4.Interrupt logic.ORInterrupt register DMA Interrupt ReasonregisterDMA Interrupt EnableregisterInterrupt Enable registerDMA_XFER_OKEXT_EOT INT_EOT IE_DMA_XFER_OK IE_EXT_EOTIE_INT_EOT ORIEBRESET IESOFIEDMAIEP7RX IEP7TXBRESET SOFDMAEP7RX EP7TX..............................004aaa275LATCHGLINTENA INTPOLLE Interrupt ConfigurationregisterMode registerINTPULSE/LEVEL GENERATOR8.11.2Interrupt controlBit GLINTENA in the Mode register is a global enable/disable bit.The behavior of this bit is given in Figure 5.Event A: When an interrupt event occurs (for example, SOF interrupt) withbit GLINTENA set to logic 0, an interrupt will not be generated at pin INT. It will,however, be registered in the corresponding Interrupt register bit.Event B:When bit GLINTENA is set to logic 1,pin INT is asserted because bit SOF in the Interrupt register is already set.Event C: If the firmware sets bit GLINTENA to logic 0, pin INT will still be asserted.The bold dashed line shows the desired behavior of pin INT.Deassertion of pin INT can be achieved either by clearing all the Interrupt register or the DMA Interrupt Reason register, depending on the event.Remark:When clearing an interrupt event, perform write to all the bytes of the register.For more information on interrupt control, see Section 9.2.2,Section 9.2.5 and Section 9.5.1.8.12V BUS sensingPin V BUS is one of the ways to wake up the clock when the ISP1582 is suspended with bit CLKAON set to logic 0 (clock off option).T o detect whether the host is connected or not,that is V BUS sensing,a 1M Ωresistor and a 1µF electrolytic capacitor must be added to damp the overshoot upon plug-in.Pin INT: HIGH =deassert; LOW =assert (individual interrupts are enabled).Fig 5.Behavior of bit GLINTENA.INT pin004aaa394GLINTENA = 0SOF assertedGLINTENA = 1SOF assertedGLINTENA = 0(during this time,an interrupt event occurs. For example, SOF asserted.)AB CFig 6.Resistor and electrolytic capacitor needed for V BUS sensing.1 M ΩISP1582004aaa440+1 µF49USB Connector8.13Power-on resetThe ISP1582 requires a minimum pulse width of 500µs.Pin RESET_N can be either connected to V CC (using the internal POR circuit) or externally controlled (by the microcontroller, ASIC, and so on). When V CC is directly connected to pin RESET_N, the internal pulse width t PORP will be typically 200ns.The power-on reset function can be explained by viewing the dips at t2-t3 and t4-t5on the V CC(POR) curve (Figure 9).t0 —The internal POR starts with a HIGH level.t1 —The detector will see the passing of the trip level and a delay element will add another t PORP before it drops to LOW.t2-t3 —The internal POR pulse will be generated whenever V CC(POR) drops below V trip for more than 11µs.t4-t5 —The dip is too short (<11µs) and the internal POR pulse will not react and will remain LOW.Figure 10 shows the availability of the clock with respect to the external POR.Fig 7.Oscilloscope reading:no resistorand capacitor in the network.Fig 8.Oscilloscope reading: withresistor and capacitor in the network.004aaa441004aaa442(1) PORP = power-on reset pulse.Fig 9.POR timing.004aaa389V BAT(POR)t0t1t2t3t4t5V triptPORPPORP (1)tPORP。