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可编程逻辑器件实验报告可编程逻辑器件实验报告一、引言可编程逻辑器件（Programmable Logic Device，简称PLD）是一种集成电路器件，它具有可编程的逻辑功能。
PLD的出现极大地推动了数字电路设计的发展，使得设计师能够更加灵活地实现各种复杂的逻辑功能。
本实验旨在通过对PLD的实际应用，加深对其原理和工作方式的理解。
二、实验目的1. 理解PLD的基本原理和工作方式；2. 学会使用PLD进行逻辑电路设计；3. 掌握PLD编程工具的使用方法。
三、实验装置与材料1. PLD芯片：采用Xilinx系列XC9500；2. 开发板：配备了适配XC9500芯片的开发板；3. 逻辑分析仪：用于对PLD工作过程进行实时观测。
四、实验步骤1. 准备工作：a. 将PLD芯片插入开发板的插槽中，并确保插入正确；b. 连接逻辑分析仪与开发板，以便实时观测PLD的工作过程；c. 打开PLD编程工具，准备进行逻辑电路设计。
2. 逻辑电路设计：a. 根据实验要求，确定需要设计的逻辑电路功能；b. 在PLD编程工具中创建新的工程，并选择适合的PLD芯片型号；c. 使用工具提供的逻辑图绘制功能，设计出所需的逻辑电路；d. 对设计好的逻辑电路进行仿真验证，确保功能正确。
3. 编程与下载：a. 将设计好的逻辑电路与PLD芯片进行绑定；b. 进行编程操作，生成逻辑电路的配置文件；c. 将配置文件下载到PLD芯片中，使其能够按照设计的逻辑功能进行工作。
4. 实验验证：a. 将开发板接通电源，观察PLD芯片的工作状态；b. 使用逻辑分析仪对PLD的输入输出信号进行实时观测；c. 对比实验设计的逻辑功能和实际观测到的结果，验证PLD的正确性。
五、实验结果与分析通过实验验证，我们成功设计出了一个简单的逻辑电路，并将其下载到PLD芯片中。
在实际观测中，我们发现PLD能够准确地根据输入信号产生相应的输出信号，实现了预期的逻辑功能。
这充分证明了PLD的可编程性和灵活性。
第1篇一、实验目的1. 熟悉可编程逻辑器件（FPGA）的基本原理和操作方法。
2. 掌握使用FPGA进行数字电路设计的流程。
3. 学会使用FPGA进行简单数字电路的设计与实现。
二、实验器材1. FPGA开发板2. 编译器软件（如Xilinx ISE、Vivado等）3. 实验指导书4. 实验数据线三、实验原理可编程逻辑器件（FPGA）是一种基于半导体工艺的可编程数字电路，具有高集成度、高速度、可重构性强等特点。
FPGA通过内部逻辑单元（如查找表、触发器等）来实现各种数字电路功能。
本实验主要涉及以下原理：1. 数字电路基本原理2. 可编程逻辑器件（FPGA）的基本结构和工作原理3. 编译器软件的使用方法四、实验步骤1. 熟悉开发板（1）认识开发板上的各个模块，如时钟模块、输入输出模块、存储器模块等。
（2）了解开发板上各个模块的功能和作用。
2. 设计数字电路（1）根据实验要求，设计所需的数字电路。
（2）使用原理图或HDL语言进行电路描述。
3. 编译与下载（1）使用编译器软件对设计的数字电路进行编译。
（2）生成比特流文件。
（3）将比特流文件下载到FPGA中。
4. 测试与验证（1）观察FPGA上各个模块的输出信号，验证电路功能是否正确。
（2）使用示波器等仪器进行波形观察，进一步验证电路功能。
五、实验内容1. 设计一个4位全加器（1）原理图设计：使用原理图编辑器设计4位全加器电路。
（2）HDL语言设计：使用HDL语言描述4位全加器电路。
（3）编译与下载：将设计的电路编译成比特流文件，下载到FPGA中。
（4）测试与验证：观察FPGA上各个模块的输出信号，验证4位全加器电路功能是否正确。
2. 设计一个8位奇偶校验器（1）原理图设计：使用原理图编辑器设计8位奇偶校验器电路。
（2）HDL语言设计：使用HDL语言描述8位奇偶校验器电路。
（3）编译与下载：将设计的电路编译成比特流文件，下载到FPGA中。
（4）测试与验证：观察FPGA上各个模块的输出信号，验证8位奇偶校验器电路功能是否正确。
2012 秋《可编程逻辑器件》 课程设计报告报告题目：数字钟实验报告组长 组员姓名学号邮箱成绩.1 设计内容概述 1.1 功能概述:一个具有计秒、计分、复位的数字钟，数字钟从 0 开始计时，计 满 60 秒后自动清零，分钟加 1，最大计时显示 59 分 59 秒。
用 A7 按键 作为系统时钟复位，复位后全部显示 00 00，重新开始计时。
1.2 输入输出接口：NET "clk" LOC = "B8" ; NET "dula[0]" LOC = "L14" ; NET "dula[1]" LOC = "H12" ; NET "dula[2]" LOC = "N14" ; NET "dula[3]" LOC = "N11" ; NET "dula[4]" LOC = "P12" ; NET "dula[5]" LOC = "L13" ;NET "dula[6]" LOC = "M12" ; NET "dula[7]" LOC = "N13" ; NET "rst" LOC = "A7" ;NET "wela[0]" LOC = "F12" ; NET "wela[1]" LOC = "J12" ; NET "wela[2]" LOC = "M13" ; NET "wela[3]" LOC = "K14" ;2 系统框图及模块划分 采用自顶向下分层设计思想的大概设计示意图如下:计时器秒计数分计数动态显示60 进制'..3 组员任务划分 1：负责本课题的开展，组织，协调及任务分配与安排问题，查找课题相关资料，完成主程序，及接口控制文件的编写。
一、实验目的通过本次实验，使学生掌握可编程逻辑器件（FPGA）的基本原理和操作方法，了解其结构特点和应用领域。
通过实验，培养学生动手实践能力和创新意识，提高学生运用FPGA进行数字系统设计和验证的能力。
二、实验原理可编程逻辑器件（FPGA）是一种高度集成的数字电路，具有可编程性、可扩展性和可重用性。
FPGA主要由可编程逻辑单元、可编程互连资源、时钟管理单元、I/O单元等组成。
通过编程，用户可以根据自己的需求定制FPGA内部逻辑结构，实现各种数字电路功能。
FPGA编程通常采用硬件描述语言（HDL），如VHDL或Verilog。
HDL描述了电路的功能和结构，通过编译和综合，生成FPGA内部的逻辑资源分配和互连关系。
实验中，我们将使用Quartus II软件进行FPGA编程和仿真。
三、实验内容1. FPGA基础操作（1）安装Quartus II软件，熟悉软件界面和基本操作。
（2）搭建FPGA实验平台，包括FPGA开发板、电源、连接线等。
（3）将FPGA开发板连接到计算机，进行硬件初始化和配置。
2. FPGA编程（1）使用VHDL或Verilog语言编写实验程序，实现简单的数字电路功能，如全加器、编码器、译码器等。
（2）将编写好的程序导入Quartus II软件，进行编译和综合。
（3）观察编译报告，检查程序语法错误和资源占用情况。
（4）进行仿真，验证程序功能是否正确。
3. FPGA下载与验证（1）将编译后的程序下载到FPGA芯片中。
（2）使用示波器或逻辑分析仪等工具，观察FPGA输出的波形，验证程序功能。
（3）根据实验要求，修改程序参数，优化电路性能。
四、实验步骤1. 搭建实验平台（1）将FPGA开发板连接到计算机，确保所有连接线正确。
（2）检查电源电压，确保FPGA芯片供电正常。
2. 编写程序（1）打开Quartus II软件，创建新工程。
（2）选择合适的HDL语言，编写实验程序。
（3）保存程序，并添加到工程中。
可编程逻辑器件作业北京工业大学电子信息工程实验班王智一09022128一、实验内容1.3×8译码器（1）设计输入①建立新的工程，建立新的VHDL FILE，输入程序代码（注意：工程文件夹、工程名称以及顶层实体名推荐使用相同的名称）：程序代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity demo isPort ( A : in STD_LOGIC_VECTOR (2 downto 0);EN: in STD_LOGIC;Y : out STD_LOGIC_VECTOR (7 downto 0));end demo;architecture DEC of demo issignal indata:STD_LOGIC_VECTOR (2 downto 0);beginprocess(A,EN)beginindata(0)<=A(0);indata(1)<=A(1);indata(2)<=A(2);if(EN='1')thencase indata iswhen "000" =>Y<="00000001";when "001" =>Y<="00000010";when "010" =>Y<="00000100";when "011" =>Y<="00001000";when "100" =>Y<="00010000";when "101" =>Y<="00100000";when "110" =>Y<="01000000";when "111" =>Y<="10000000";when others=>Y<="11111111";end case;end if;end process;end DEC;（2）编译实验仿真波形：图1 3×8译码器输入波形图2 3×8译码器输出波形图3 3×8译码器管脚配置截图图4 3×8译码器Xilinx仿真波形2.数码管显示（1）设计输入程序代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demo ISPORT(di: in STD_LOGIC_VECTOR(3 downto 0);a: out STD_LOGIC;b: out STD_LOGIC;c: out STD_LOGIC;d: out STD_LOGIC;e: out STD_LOGIC;f: out STD_LOGIC;g: out STD_LOGIC);END demo;ARCHITECTURE a of demo isbeginprocess(di)type data_out is array(0 to 6) of std_logic;variable outp: data_out;begincase di iswhen "0000"=>outp:="1111110";when "0001"=>outp:="0110000";when "0010"=>outp:="1101101";when "0011"=>outp:="1111001";when "0100"=>outp:="0110011";when "0101"=>outp:="1011011";when "0110"=>outp:="1011111";when "0111"=>outp:="1110000";when "1000"=>outp:="1111111";when "1001"=>outp:="1111011";when "1010"=>outp:="1110111";when "1011"=>outp:="0011111";when "1100"=>outp:="1001110";when "1101"=>outp:="0111101";when "1110"=>outp:="1001111";when "1111"=>outp:="1000111";when others=>null;end case;a<=outp(0);b<=outp(1);c<=outp(2);d<=outp(3);e<=outp(4);f<=outp(5);g<=outp(6);end process;end a;（2）编译实验仿真波形：图5 数码管输出波形3.BPSK的解调（1）BPSK的解调原理：调相信号是通过载波的相位变化来传输消息的，它具有恒定的包络，而且频率上也无法分离，所以不能采用包络解调，只能采用相干解调。
实验一Quartus II 8.0软件使用简介（基础性实验）一实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。
二实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。
三实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。
四实验内容1、建立MUX41A的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。
给出各语句的作用的说明。
2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。
3、锁定锁定好引脚，并进行硬件下载测试。
4、使用SIGNALTAP II 对此4选1多路选择器进行实时测试。
5、将实验过程和实验结果的测试详细过程写进实验报告。
实验二多功能计数器的设计（设计性实验）一实验目的1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。
可编程逻辑器件实验讲义目录实验一 QuartusⅡ软件及EDA实验平台介绍 (1)实验二 QuartusⅡ文本设计输入 (4)实验三 QuartusⅡ混合设计输入 (5)实验四 D、T触发器 (7)实验五十六进制数码管显示 (8)实验六 3-8译码器设计 (10)实验七计数器的设计 (12)实验八数控分频器的设计 (13)实验九锁存器的设计 (15)实验十 4选1多路选择器 (17)实验十一循环彩灯控制器的设计 (19)实验一 QuartusⅡ软件及EDA实验平台介绍（1）实验目的：熟悉QuartusⅡ软件的使用，学习其操作过程及仿真过程。
（2）实验内容：学习使用QuartusⅡ对程序进行编辑输入、编译及仿真。
1、打开QuartusII软件。
2、选择路径。
选择 Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。
3、添加设计文件。
将设计文件加入工程中。
单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在中选择路径然后添加，或者选择Add All 添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。
如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
4、选择FPGA器件。
Family选择Cyclone，Available device选EP1C12Q240C8,点击“Next”。
5、选择外部综合器、仿真器和时序分析器。
Quartus II支持外部工具，可通过选中来指定工具的路径。
这里我们不做选择，默认使用Quartus II自带的工具。
6、结束设置。
单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。
最后单击“Finish”，结束工程设置。
7、建立VHDL原文件。
选择菜单“File” “New…”。
8、添加文件到工程中。
VHDL原文件编辑完后，选择，选择和工程相同的文件名。
点击“保存”，文件就被添加进工程当中。
可编程逻辑器件设计实验报告可编程逻辑器件设计实验报告实验背景近年来，随着计算机技术的飞速发展，可编程逻辑器件逐渐成为了计算机领域中不可或缺的一部分。
可编程逻辑器件是一种能够通过编程实现特定功能的电路器件，具有广泛的应用范围，如数字系统控制、数据处理、自动化控制等领域。
在本次实验中，我们将通过设计一个可编程逻辑器件，来加深对于逻辑电路和计算机原理的理解，并能够对数字系统进行控制和设计。
实验原理可编程逻辑器件设计的原理基本上是对于基本逻辑门的运算进行模拟，然后将模拟结果存储在器件中，再根据需要进行处理和操作。
本实验中我们采用了FPGA芯片，它具有可编程的逻辑门、可编程的触发器和可编程的连接关系等，能够在一个芯片中实现很多模块。
我们利用Verilog HDL语言，将逻辑模块设计成RTL级别的元件，并组成所需的逻辑电路，最后通过实验板实现电路的实际运行。
实验流程本次实验分为两部分：第一部分为单周期CPU实验，第二部分为五级流水线CPU实验。
1. 单周期CPU实验单周期CPU是指执行一个指令需要一个时钟周期的CPU。
本实验建立的CPU支持R-type、lw和sw三种指令。
具体的流程如下：① 取指令（instruction fetch，IF）从存储器中（ROM）读取指令并存入指令寄存器中。
② 指令译码（instruction decode，ID）将指令寄存器中存放的指令解析出来，识别出操作码和操作寄存器，并将后者中写入数据的数据读出。
③ 执行（execution，EX）根据操作码，将指令的两个操作数进行运算，并将运算结果写入数据写寄存器中。
④ 访存（memory access，MEM）从存储单元中读取或写入数据，具体包括load word（lw ）指令和store word(sw)指令。
⑤ 写回（write back，WB）将执行结果写入指令寄存器。
完成后，程序会返回至IF状态，将下一条指令取入指令寄存器，可以进行下一轮操作。
可编程逻辑器件及EDA技术实验报告一、组合逻辑电路设计数字逻辑电路按照逻辑功能的特点分为两类，一类是组合逻辑电路，简称为组合电路；另一类是时序逻辑电路，简称为时序电路。
组合电路的特点是电路任意时刻输出状态只取决该时刻的输入状态，而与该时刻钱的电路状态无关。
1、逻辑门电路设计实验原理：逻辑门电路包括基本逻辑门电路和符合逻辑门电路。
VHDL语言可以直接支持的逻辑运算符共有七种逻辑运算，它们是：NOT 逻辑非AND 逻辑与NAND 逻辑与非OR 逻辑或NOR 或非XOR 异或XNOR 异或非实验内容：例3-2的参考程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee. std_logic_unsigned.all;entity example3_2 isport(a,b,c,d:in std_logic;f:out std_logic_vector(3 downto 0));end example3_2;architecture behavioral of example3_2 isbeginf(0)<=(a and b)or(b and c)or(not b and not c);f(1)<=(a and b and c)or not(not a or not b or not c);f(2)<=(a xor b xor c)or(not(d)and(a or c));f(3)<=not ((a and b)xor (c and d))or((a and b and d)xor(b and c and d));end behavioral;实验分析：用逻辑运算符是实现了相对较为复杂的逻辑运算。
参考程序中使用括号来强制控制逻辑运算的优先级，对于用VHDL设计，这种写法是必修的。
实验一基于74161的100进制计数一、实验原理计数器电路是一种随时钟输入CP的变化，其输出按一定的顺序变化的时序电路。
按照输出的编码形式可分为：二进制计数器、二一十进制计数器、循环码计数器等。
按计数的容量分：十进制计数器、十六进制计数、一百进制计数器等。
本设计采用两片74161芯片级联的方式，在quartusII中通过原理图设计法实现100进制计数器，即实现从0~99的计数。
74161介绍：74161是一个十六进制加法计数器。
清零采用的是异步方式，置数采用的是同步方式。
74161有数据置入功能。
未计数前,将输出QD,QC,QB,QA,置成1000,然后开始计数，就能构成七进制计数器，计数到111时就有脉冲进位信号。
以此类推，当两片74161芯片级联时，就可是实现0~99的计数，从而完成100进制计数器的设计。
其中是直接清零端，是预置数控制端，ABCD是预置数据输入端，ENP 和ENT是计数控制端，QA、QB、QC、QD是计数输出端，RCO是进位输出端。
外引线排列图逻辑符号二、实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名。
2、将设计文件加入工程。
3、选择仿真器和综合类型，目标芯片EP2C5T144C8。
4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。
2、双击编辑窗口，将相关元件调入原理图编辑窗口中，并连接好电路，在元件名上双击后可以更改各器件引脚名。
3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。
在打开原理图文件的情况下，选择File —Create/Update—Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。
如半加器h_adder.bdf,一位全加器f_adder..bdf。
（三）全程编译设置好相关参数后，将设计好的工程文件进行编译，若无错误，则可进行下一步的功能仿真操作，如有错误，则需按照提示错误进行改正，直至无误。
（四）功能仿真1、打开文件波形编辑器，新建波形文件。
2、设置仿真时间区域，保存。
3、将工程的端口信号名选入波形编辑器中。
View—Uility Windows—Node Finder—list,将有关端口引脚拖进波形编辑器。
4、编辑输入波形，设置参数后，启动仿真器，观察结果。
三、实验结果通过quartusII原理图设计法设计100进制计数器，两片74161级联得到计数器原理图，经综合无错误，通过功能仿真结果可知，本设计达到设计目的，能够实现0~99的一百位计数，实验结果如下：图1 100进制计数器原理图图2 100进制计数器功能仿真四、实验分析总结通过这次的可编程逻辑器件实验课，我对Quartus II 13软件的使用与CPLD/FPGA设计有进一步了解与掌握。
实验通过一个简单的实例来演示如何使用QuartusⅡ做一个0～100的计数器。
虽然有许多不懂，但经过查询资料，使我克服困难，同时加深了对可编程逻辑器件应用与开发这门课的兴趣，我相信，以后能更好运用其中知识。
这次设计总的来说我还是很满意的，毕竟自己耗费了很多的时间和精力，设计的每一个部分都是自己的心血，并且达到了100位计数器的要求，能够实现100位计数。
实验二 8位二进制加法器一、实验原理一位全加器仿真表分析：表1 一位全加器真值表逻辑式：cin bin ain S ⊕⊕=um ()bin ain cin bin ain Cout •+⊕=8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。
我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在0到255之间的数，首先通过二-十进制编码器将输入的十进制数的个位、十位、百位分別转换为8421BCD 码，得到两个十二位字码，再通过加法器将它们相加，逄10进1，得到一个新的十二位字码，再还原到原来的三位十进制数。
最后输出的就是一个三位十进制数，其范围在000到510之间。
本设计采取用8个1位全加器构成一个8位全加器的设计方法，加法器间的进位可以串行方式实现。
即将低位加法器的进位输出cout 与其相邻的高位加法器的最低进位输入信号cin 相接，通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。
二、实验步骤（一） 创建工程1、选择菜单file —New Project Wizard ，选择保存位置，并命名工程名2、将设计文件加入工程。
3、选择仿真器和综合类型，目标芯片EP2C5T144C8。
4、设置相关参数 （二）原理图设计1、在QuartusII 操作环境中，单击工具栏“File ”选择“new ”中的“DeviceDesign Files”建立新的原理图编辑窗口。
2、双击编辑窗口，将相关元件调入原理图编辑窗口中，并连接好电路，在元件名上双击后可以更改各器件引脚名。
3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。
在打开原理图文件的情况下，选择File —Create/Update—Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。
如半加器h_adder.bdf,一位全加器f_adder..bdf（三）全程编译设置好相关参数后，将设计好的工程文件进行编译，若无错误，则可进行下一步的功能仿真操作，如有错误，则需按照提示错误进行改正，直至无误。
（四）功能仿真1、打开文件波形编辑器，新建波形文件。
2、设置仿真时间区域，保存。
3、将工程的端口信号名选入波形编辑器中。
View—Uility Windows—Node Finder—list,将有关端口引脚拖进波形编辑器。
4、编辑输入波形，设置参数后，启动仿真器，观察结果。
三、实验结果通过quartus原理图设计法设计八位二进制加法器时，首先设计半加器，将半加器设置成底层文件，之后由半加器设计成一位全加器，再由8个一位全加器级联，从而完成八位二进制的设计，经验证，原理图综合无错误，通过功能仿真结果可知，本设计达到设计目的，能够完成0~255的加法，实验结果如下：图1半加器原理图（h_adder）图2半加器功能仿真图3 一位全加器原理图（f_adder）图4 一位全加器功能仿真图5 八位二进制加法器原理图图6 八位二进制加法器功能仿真（b设为50）四、实验分析总结本次实验通过一个简单的实例来演示如何使用QuartusⅡ做一个八位二进制加法器。
虽然有许多不懂，但经过查询资料，使我克服困难，同时加深了对可编程逻辑器件应用与开发这门课的兴趣，我相信，以后能更好运用其中知识。
这次设计总的来说我还是很满意的，功能都能够很好的实现，而且通过这次试验，我也熟悉了利用 Quartus II 的原理图输入设计简单组合电路的方法，掌握了层次化设计的方法及相关流程，并且初步掌握了利用EDA软件进行电子线路设计的详细流程。
实验三 3-8译码器一、实验原理由3-8译码器的特性，可得出以下真值表：3-8 译码器：输入3位二进制代码，输出8个互斥的信号。
二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应的高、低电平信号。
对于3-8译码器来说，3位二进制共有8种状态，所以对应的输出有8 种状态。
例如：对于二进制代码111来说，输出为01111111。
二、实验步骤1、编辑3－8线译码器的源程序执行“File”→“New”→“Verilog HDL File ”命令，进入VerilogHDL 文本编辑方式，按下列3 线－8 线译码器的Verilog HDL 源代码输入源程序：module V3_8_if_case(dout, din, ena, clr); output reg [7:0] dout;input [2:0] din;input ena, clr;always @(din,ena,clr)if(!clr)dout <= 8'b00000000;elsebeginif(ena==1)case(din)3'b000:dout <= 8'b11111110;3'b001:dout <= 8'b11111101; 3'b010:dout <= 8'b11111011; 3'b011:dout <= 8'b11110111; 3'b100:dout <= 8'b11101111; 3'b101:dout <= 8'b11011111; 3'b110:dout <= 8'b10111111; 3'b111:dout <= 8'b01111111; default:dout <=8'b10101010; endcaseelsedout <= 8'b11111111;endendmodule对应RTL viewer为：图1 RTL viewer2、设计文件存盘和编译完成3线－8 线译码器的文本编辑后，以decoder.v件名将设计文件保存在工程目录中，“.v”表示Verilog HDL 源程序文件。
完成文本文件编辑并存盘后，执行QuartusII 的“Processing”→“Start Compilation”命令，对设计文件进行编译，检查设计文件中的错误。
3、生成元件符号在Quratus II 集成环境下，执行“File”菜单中的“Create Default Symbol”命令，可为通过编译的设计文件产生一个元件符号，并被保存在工程目录中，该元件符号可以被其他电路系统设计调用，成为该系统的一个基本元件。
其输入/输出端口名由系统自动改为大写字母。
3-8线译码器的元件符号如图所示：图24、仿真设计文件在Quratus II 波形编辑方式下，编辑3－8线译码器的波形文件，并完成输入信号输入电平的设置。
波形文件编辑结束后也要将波形文件保存在工程目录中，波形文件存盘后，执行启动仿真器“Start Simulation”命令开始仿真，可通过观察仿真波形进行设计电路的功能验证。
三、实验结果图3对其仿真图进行仿真分析：DIN为输入信号组，它由DIN[2]-DIN[0]三个二进制代码输入信号组成。
