下载文档原格式
科研训练设计题目：高速数字信号的信号完整性分析专业班级：科技0701姓名：张忠凯班内序号：18指导教师：梁猛地点：三号实验楼236时间：2010.9.14~2010.11. 16电子科学与技术教研室摘要：在高速数字系统设计中，信号完整性（SI）问题非常重要的问题，如高时钟频率和快速边沿设计。
本文提出了影响信号完整性的因素,并提出了解决电路板中信号完整性问题的方法。
关键词：高速数字电路；信号完整性；信号反射；串扰引言：随着电子行业的发展，高速设计在整个电子设计领域所占的比例越来越大，100 MHz 以上的系统已随处可见，采用CS(线焊芯片级BGA)、FG(线焊脚距密集化BGA)、FF(倒装芯片小间距BGA)、BF(倒装芯片BGA)、BG(标准BGA)等各种BGA封装的器件大量涌现，这些体积小、引脚数已达数百甚至上千的封装形式已越来越多地应用到各类高速、超高速电子系统中。
从IC芯片的封装来看，芯片体积越来越小、引脚数越来越多；这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，同时信号的上升沿触发速度还在提高，从而使得如何处理高速信号问题成为限制设计水平的关键因素。
随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。
对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在评定系统性能时还必须考虑印刷电路板板材的电参数。
因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
1．信号完整性的概念：信号完整性是指信号未受到损伤的一种状态，良好的信号完整性是指在需要时信号仍然能以正确的时序和电压电平值做出响应。
差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。
2．信号完整性问题的分析：高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。
电路设计流程如何应对高速信号传输与时延问题高速信号传输与时延问题是电路设计流程中常见的挑战。
在设计过程中，若不能有效地处理这些问题，可能会导致信号失真、时钟偏移和系统错误等不良后果。
因此，本文将介绍如何应对电路设计过程中的高速信号传输与时延问题。
一、信号传输问题的原因及影响高速信号传输问题主要源于信号的传输速度快、频率高、时钟精度要求高等特点。
以下是几个常见的信号传输问题及其影响：1. 时钟抖动：时钟抖动是指时钟信号频率的不稳定性，可能导致数据误差、时序错误等问题。
2. 串扰：高速信号传输时，信号之间可能发生串扰，导致信号失真。
3. 端口反射：当信号到达传输终点时，可能会发生端口反射，造成信号波形的失真和干扰。
二、解决高速信号传输问题的方法为了解决高速信号传输过程中遇到的问题，设计师可以采用以下方法：1. 时钟源的优化：合理选择时钟源，并增加时钟源的稳定性和精确度，可有效减少时钟抖动。
2. 信号完整性设计：利用滤波器、终端阻抗匹配和屏蔽罩等方法，避免信号之间的串扰，提高信号传输的准确性。
3. 驱动电流的控制：通过控制驱动电流的大小，能够减少端口反射产生的信号波形失真和干扰。
4. 延时补偿技术：通过引入延时补偿电路，可以对超高速信号进行时延补偿，以确保各个信号的同步传输。
三、电路设计流程中的注意事项在电路设计流程中，设计师需要注意以下几个方面：1. 信号完整性分析：在设计开始之前，应对电路进行信号完整性分析，包括信号的传输路径、时延要求、时钟精度等因素，为解决高速信号传输问题做准备。
2. 仿真与验证：在设计过程中，可以通过使用仿真工具对电路进行验证，以确定设计方案的可行性，避免出现一些隐蔽的高速信号传输问题。
3. 布局与布线规范：合理的布局和布线有助于降低信号传输过程中的串扰和反射等问题。
设计师应遵循相关的布局和布线规范，确保设计的完整性。
4. 时延分析与优化：通过时延分析工具，对信号传输过程中的时延进行评估和优化，以满足设计要求。
电路设计中的信号完整性SI问题分析与解决引言：在现代电子设备中，信号完整性是一个至关重要的问题。
由于信号的传输速度越来越高，信号完整性问题变得尤为突出。
本文将分析信号完整性（Signal Integrity，简称SI）问题在电路设计中的重要性，并介绍一些常见的SI问题及其解决方法。
一、信号完整性的重要性信号完整性是指在信号传输过程中保持信号波形的准确性和完整性，确保信号的正确传递和解读。
如果信号受到干扰、衰减或失真，可能会导致数据的错误传输或丢失。
这对于各种电子设备，尤其是高速数据传输的系统来说，都是一项极其重要的考虑因素。
二、常见的SI问题1. 反射干扰反射干扰是信号在多个传输线之间传播时产生的一种干扰现象。
当信号到达传输线末端时，一部分信号能够反射回来，与输入信号相叠加，引起波形失真。
这种干扰主要由于阻抗不匹配引起。
2. 串扰干扰串扰干扰是指在多条相邻的传输线上，信号在传输过程中相互影响的现象。
这种干扰主要由于电磁场相互耦合引起，导致信号波形失真，降低信号质量。
3. 时钟抖动时钟抖动是指时钟信号在传输中出现的随机时移现象。
时钟抖动可能导致时序错误，使系统无法正确同步，进而影响整个系统的性能。
三、SI问题的解决方法1. 降低阻抗不匹配为了解决反射干扰问题，可以通过匹配传输线和负载的阻抗，减少信号反射。
采用合适的终端电阻，可以使信号在传输线上的反射最小化。
2. 优化布线方式在设计电路板布线时，应尽量避免传输线之间的相互干扰。
合理安排和分隔传输线的布局，使用屏蔽层和地平面层等技术手段，可有效减少串扰干扰。
3. 使用信号完整性分析工具借助信号完整性分析工具，可以模拟和分析信号在电路板上的传输过程，帮助发现潜在的SI问题。
通过调整设计参数，优化电路板布线，可以提前预防并解决SI问题。
4. 时钟校准技术对于时钟抖动问题，可以采用时钟校准技术来调整时钟信号的时序和相位。
通过使用高精度的时钟源和时钟校准电路，可以有效减少时钟抖动带来的问题。
高速电路设计中信号完整性高分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。
在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。
然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。
不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps以内。
在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。
例如，考虑到在一个系统中有高性能的ADC 到数字化接收模拟信号。
散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。
在ADC数字端口上的任何噪声。
设计中的信号完整性并不是什么神秘莫测的过程。
对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。
本篇讨论了一些关键的信号完整性挑战及处理他们的方法。
确保信号完整性：1、隔离一块PCB板上的元器件有各种各样的边值（edge rates）和各种噪声差异。
对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。
高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。
信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。
首先，我们需要了解信号完整性分析的基本概念。
信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。
在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。
因此，对信号完整性的分析和优化至关重要。
在进行信号完整性分析时，我们需要首先考虑传输线的特性。
传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。
通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。
另外，阻抗匹配也是信号完整性分析中的重要内容。
当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。
因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。
此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。
在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。
通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。
最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。
功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。
因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。
总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。
通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。
希望以上内容对您有所帮助。
高速电路设计与信号完整性分析研究随着现代通信和计算技术的快速发展，高速电路设计与信号完整性分析成为电子工程领域的重要研究方向。
在高速电路设计中，保证信号完整性是确保信号在电路各部分的传输过程中保持稳定和可靠的关键因素。
本文将对高速电路设计与信号完整性分析进行深入研究与讨论。
首先，我们将介绍高速电路设计的基本概念和原则。
高速电路是指工作频率高于几百MHz或更高的电路。
在高速电路设计中，我们需要考虑时钟频率、噪声、功率消耗、时延等因素，以确保电路的稳定性和可靠性。
高速电路设计的关键问题是如何降低电路中的时延、功耗和电磁干扰等因素，以提高电路的工作性能和可靠性。
其次，我们将探讨信号完整性的重要性和相关分析方法。
信号完整性指的是在高速电路中，信号的波形是否能够保持原样在电路中传输。
信号完整性的分析可以通过仿真和测量来进行。
仿真方法包括传输线模型和电磁场仿真，能够模拟信号在电路中传输的过程，预测和分析电路中的潜在问题。
测量方法则利用示波器等仪器，直接测量信号的波形和时延等参数。
接下来，我们将介绍一些常见的高速电路设计和信号完整性分析技术。
一种常用的技术是引入缓冲器和反馈电路，以提高信号的驱动能力和抗噪声能力。
另一种技术是使用终端阻抗匹配电路，以减少信号的反射和干扰。
此外，还可以采用布线技术来降低电路中的噪声和时延。
针对信号完整性的分析，常用的方法包括时域分析、频域分析和模拟分析等。
最后，我们将讨论高速电路设计和信号完整性分析的挑战和发展方向。
随着通信和计算技术的不断发展，高速电路的设计要求也越来越高。
传统的电路设计方法已经无法满足新的需求，因此需要开展更深入的研究和创新。
未来的发展方向包括采用新的材料和器件、设计新的布线结构、改进分析方法和算法等。
总之，高速电路设计与信号完整性分析是当代电子工程领域的热点研究课题。
通过深入研究和探索，我们可以改进高速电路的设计方法，提高电路的可靠性和性能。
未来的发展将面临一系列的挑战，但也将带来更多的机遇和突破。
高速PCB设计中信号完整性的仿真与分析经验信号完整性是高速PCB设计中非常重要的考虑因素之一，它涉及到信号的传输特性、功率完整性和噪声抑制等方面。
为了确保良好的信号完整性，需要进行仿真和分析，下面将分享一些经验。
首先，进行信号完整性仿真和分析时，通常会使用电磁场仿真软件，如HyperLynx、ADS和Siemens Polarion等。
这些软件提供了强大的仿真工具，可以模拟高速信号在PCB板层间、连线延迟、反射噪声和交叉耦合等方面的特性。
在进行PCB布线之前，可以使用S参数仿真来预测信号传输损耗和延迟。
S参数仿真可以帮助确定适当的信号线宽和间距，以确保信号在传输过程中不会过多地损耗信号强度。
另外，还可以使用时间域仿真来观察信号的时钟偏移、波形畸变和振荡等问题。
在信号完整性分析中，功率完整性也是一个重要的考虑因素。
为了确保功率供应的稳定性，可以使用直流仿真来模拟电流分布和功率供应网络的负载情况。
同时，也需要考虑布线的阻抗匹配和电源降噪等因素，以确保信号传输过程中的稳定性和可靠性。
噪声抑制是信号完整性另一个重要的方面。
在高速PCB设计中，尤其是在高频电路中，信号可能会受到电磁干扰、串扰和反射等干扰。
为了抑制这些噪声，可以使用串扰仿真来分析信号互相之间的干扰程度，并采取相应的补救措施，如增加地线和电源平面或添加层间抑制器等。
此外，还可以通过仿真来评估不同布线方案的性能。
通过对比仿真结果，可以选择性能最佳的布线方案，以实现更好的信号完整性。
除了进行仿真分析，还应根据实际情况对设计进行优化，如合理布局和分隔模块、减少信号线长度、使用合适的信号线层间堆叠等。
总结起来，信号完整性的仿真与分析在高速PCB设计中起着至关重要的作用。
通过运用合适的仿真工具和技术，可以提前检测和解决信号完整性问题，提高PCB设计的可靠性和性能。
同时，也需要结合实际经验和优化措施，确保设计的有效性和可行性。
第3章高速电路信号完整性分析与设计-高速逻辑电路分析本章分析几种逻辑电路的高速特性,包括TTL逻辑电路、CMOS逻辑电路、ECL逻辑电路，和LVDS器件的基本结构、工作原理和特点，以及逻辑门电路的使用规则。
3.1高速TTL电路TTL电路，是出现最早且目前仍广泛应用的一种数字集成电路技术。
它采用双极型工艺制造，具有高速度低功耗的特点，其基本单元是晶体管三极管。
3.1.1 三极管的动态开关特性晶体三极管在饱和与截止两种状态转换过程中具有的特性称为三极管的开关特性。
三极管的内部也存在着电荷的建立与消失过程。
因此，饱和与截止两种状态的转换也需要一定的时间才能完成。
假如在图3.1所示电路的输入端输入一个理想的矩形波电压，那么，在理想情况下，iC和UCE的波形应该如图3.1(a)所示。
但实际转换过程中iC和UCE的波形如图3.1(b)所示，无论从截止转向导通还是从导通转向截止都存在一个逐渐变化的过程。
图3.1 三极管的动态特性1．开通时间开通时间：三极管从截止状态到饱和状态所需要的时间称为开通时间。
三极管处于截止状态时，发射结反偏, 空间电荷区比较宽。
当输入信号u i由-U1跳变到+U2时，由于发射结空间电荷区仍保持在截止时的宽度，故发射区的电子不能立即穿过发射结到达基区。
这时发射区的电子进入空间电荷区，使空间电荷区变窄，然后发射区开始向基区发射电子，晶体管开始导通。
这个过程所需要的时间称为延迟时间t d。
经过延迟时间t d后，发射区不断向基区注入电子，电子在基区积累，并向集电区扩散，形成集电极电流i C。
随着基区电子浓度的增加，i C不断增大。
i C上升到最大值的90%所需要的时间称为上升时间t r。
开通时间t on =t d+t r（3-1）开通时间的长短取决于晶体管的结构和电路工作条件。
2．关闭时间关闭时间：三极管从饱和状态到截止状态所需要的时间称为关闭时间。
进入饱和状态后，集电极收集电子的能力减弱，过剩的电子在基区不断积累起来，称为超量存储电荷，当输入电压u i由+U2跳变到-U1时，存储电荷不能立即消失，而是在反向电压作用下产生漂移运动，使集电极电流维持I CS不变，直至存储电荷全部消散，晶体管才开始退出饱和状态，i C开始下降。
在反向的基极电压的作用下，集电极电流iC不断减小，并逐渐接近于零。
集电极电流由0.9I CS降至0.1I CS所需的时间称为下降时间t f。
关闭时间t off=t s+t f （3-2）关闭时间的长短取决于三极管的结构和运用情况。
开通时间t on和关闭时间t off的大小反映了三极管由截止到饱和与从饱和到截止的开关速度，它们是影响电路工作速度的主要因素。
3.1.2 TTL基本电路的工作原理1 TTL反相器的结构与工作原理反相器是TTL门电路中电路结构最简单的一种。
下图中给出了74系列TTL反相器的典型电路。
因为这种类型电路的输入端和输出端均为三极管结构，所以称作三极管—三极管逻辑电路(Transistor—Transistor Logic)，简称TTL电路。
下图电路由三部分组成：T1、R1和D1组成的输入级，T2、R2和R3组成的倒相级，T4、T5,D2和R4组成的输出级。
图3.2 TTL反相器的典型电路工作原理:输入信号A的高、低电平分别为：V IH=3.4V，V IL=0.2V且V be=0.7V，E c=+5V。
(1) 输入信号A为低电平V IL=0.2VT1的发射结导通，并将T1的基极电位钳在V IL+V be1=0.9V，因为T1的集电极回路电阻为R2和T2的b-c结反向电阻之和，阻值非常大，所以T1工作在深度饱和区，V ces1 ≈ 0, V c1=V IL+ V ces1=0.2V。
显然，T2的发射结不导通，T2截止，V c2为高电平，V e2为低电平，使T5截止，故R2上的压降很小，V c2≈ E c ，T4管导通。
因此，输出为高电平V OH=E c-V be4-V D2=3.6V。
(2) 输入信号A为高电平V IH=3.6VT1导通时其基极电压V b1=V IH+0.7=4.3V,集电极电压大于发射极电压，使T2和T5管饱和导通，V o=V oL=V ces5=0.3V，V c2=V ces2+V be5=0.3+0.7=1V，则T4和D2管截止。
综上所述，TTL反相器输入端输入低电平，输出即为高电平；当输入端输入高电平时，输出为低电平，实现了非逻辑功能也称为非门。
2 TTL与非门电路结构TTL与非门电路见图3.3所示。
它由三部分组成：输入级、中间级和输出级。
在大幅度脉冲信号作用下，晶体管交替工作在截止区（关）与饱和区（开）作为开关元件来使用。
图3.3 TTL与非门电路①输入级包括电阻R1和多发射级三极管T1，可以看出，它实现了逻辑“与”的功能。
通常输入端接入钳位二极管用于限制出现在输入端的负极性干扰脉冲，保护T1管。
②中间级包括电阻R2、R3和三极管T2，从三极管T2的集电极和发射极同时输出两个相位相反的信号，并分别送到三极管T4和T5的基极。
③输出级由电阻R4、三极管T4、T5和二极管D组成推挽输出电路。
可以看出，从中间级三极管T2的集电极和发射极同时输出两个相位相反的信号送到了输出级三极管T4和T5的基极，使T4和T5始终处于一个导通、一个截止的状态。
中间级和输出级实现反相的功能，整个电路实现与非的逻辑功能。
工作原理：(1)输入端至少有一个（设A端）接低电平，则输出为高电平。
因为T1导通时其集成极回路的电阻很大，为R2与T2集电极到基极的电阻，所以必然处于饱和导通状态，使T2基极置低电位而截止，T5也因此截止, V c2≈V cc=5V，T4导通。
电路输出高电平：V o=V cc-V R2-V be4-V D 5-0.7-0.7）V = 3.6V （3-3）(2) 输入端全接高电平，输出为低电平。
T1：因发射极全为高电平而处于截止状态，所以T2、T5导通。
电路输出低电平：V OL = V CES5≈0.3V（3-4）存在的问题：一是与非门内部晶体管工作在饱和状态对电路开关速度产生影响，二是与非门输出端接容性负载时对工作速度产生影响。
采取的措施1. 采用多发射极晶体管T1，加速T2管脱离饱和状态。
2. T4和T5同时导通，加速T5管脱离饱和状态。
3. 降低与非门的输出电阻，减小对负载电容的充电时间。
3.1.3 高速TTL的实现方式影响电路速度的就是BJT的瞬态开关特性，晶体管瞬态开关过程就是电荷的累积和消失的过程。
为了提高电路的工作速度，阻止BJT进入饱和状态，可以加快电荷的累积和消失。
TTL电路中“74”指的是商用器件，“54”是军用的，它们的适用温度范围不同，军用的范围大。
商用：0℃～70℃；军用：-55℃～125℃。
其后缀意义：L低功耗；H:高速；S:肖特基；LS:低功耗消特基；ALS:先进低功耗肖特基；AS:先进肖特基；LS：低功耗消特基。
1 高速系列（74H系列）（1）74H系列与非门（74H00）的电路结构高速74H系列电路对标准74系列电路进行了两项改进：一是在输出级采用了达林顿结构，将输出级的T4用复合管T3和T4代替，减小门电路输出高电平时的输出电阻，从而提高对容性负载的充电速度。
二是降低电路中所有电阻的阻值，加速三极管的开关速度。
74H系列门电路的传输时间比74系列减小了一半，但是由于电源电流的增大，电路的功耗变大。
-图3.4 74H系列与非门的电路结构（2）74H系列与非门的工作原理设电源电压V CC=5V，输入信号的高低电平分别为V IH=3.4V，V IL=0.2V,并认为开启电压V ON为0.7V。
当A，B两端都输入低电平时，T1导通，导通后T1的基极电位被钳在V B1= V IL +V ON=0.9V。
T1的集电极回路电阻是R2和T2的集电结反向电阻之和，阻值非常大，因而T1工作在深度饱和的状态，使V CES1=0。
T2截止，V C2为高电平，V E2为低电平，T3导通，T5截止，输出为高电平。
当A，B两端都输入高电平时，即A= V IH，B=V IH。
T1截止，V C1为高电位，T2饱和,T5饱和导通,T5也饱和导通，T3截止，而V E3为低电平，从而使T4截止，输出为低电平。
当A端输入高电平，B端输入低电平，既A=V OH，B= V IL。
T1饱和导通，同两端都输入低电平相同，输出为高电平。
当A端输入低电平，B端输入高电平，既A=V IL，B=V OH。
与A=V OH，B= V IL时工作原理类似，输出为高电平。
（3）74H系列与非门的特点① 74H系列门电路的平均传输延迟时间比74系列门电路缩短了一半，通常在41ns以内。
采用达林顿结构进一步减小了门电路输出高电平时的输出电阻，从而提高了对负载电容的充电速度。
减小了电路中各个电阻的阻值以后，不仅缩短了电路中各节点电位的上升时间和下降时间，也加速了三极管的开关过程。
②减小电阻阻值带来的不利影响是增加了电路的静态功耗。
74H系列门电路的电源平均电流约为74系列门电路的两倍。
也就是说，74H系列工作速度的提高是用增加功耗的代价换来的。
2 肖特基系列（74S系列）用改进型TTL门电路——抗饱和TTL电路可实现TTL的高速形式，它是目前传输速度较高的一类TTL电路。
这种电路由于采用肖特基势垒二极管SBD钳位方法来达到抗饱和的效果，一般称为SBDTTL电路（简称STTL电路），其传输速度远比基本TTL电路要高。
(1) 肖特基势垒二极管的工作特点如下：* 它和PN结一样，同样具有单向导电性，这种铝-硅势垒二极管导通电流的方向是从铝到硅。
* 铝-硅SBD的导通阈值电压较低，约为0.4～0.5V ，比普通硅PN结约低0.2V。
* 势垒二极管的导电机构是多数载流子，因而电荷存储效应很小。
(2)肖特基TTL（STTL）结构及原理BJT工作在饱和状态时，发射结和集电结都处于正向偏置，集电结正向偏置电压越大，则表明饱和程度越深。
为了限制BJT的饱和深度，在BJT的基极和集电极上并联一个导通阈值电压较低的肖特基二极管，如下图所示。
图3.5 肖特基晶体管当没有SBD时，随着基极电压的升高，电流直接沿着基极和集电极方向流动。
由于SBD 的作用，当基极电压大于0.4V时，SBD首先电导通，电流沿着SBD方向流动（如下图所示），从而使T的基极电流不会过大（而且T的集电结正向偏压将被钳制在0.4V左右），因此SBD起到抵抗过饱和的作用，因而又将这种电路称为抗饱和电路，使电路的开关时间大为缩短。
(3) 肖特基TTL（STTL）与非门的典型电路与基本TTL与非门电路相比，作了若干改进。
在基本的TTL电路中，T1、T2和T3工作在深度饱和区，管内电荷存储效应对电路的开关速度影响很大。
