高速电路中的信号完整性问题

高速数字电路中信号完整性分析及仿真【摘要】针对高速数字电路中普遍存在信号完整性问题的现状，对信号完整性问题中的过孔地弹噪声进行了分析和仿真，提出了减少地弹噪声的方法。

首先从理论上介绍并分析信号完整性在高速数字电路设计中的重要性，接着分析了过孔地弹噪声破坏信号完整性的原因，最后结合实际电路，使用SPEED2000仿真软件分别对地弹噪声进行仿真，通过对仿真结果的分析，验证了该方法的有效性。

该分析和仿真的方法对信号完整性问题的研究有一定的借鉴和指导作用。

【关键词】信号完整性；地弹噪声；高速数字电路1.引言在集成电路设计、高速封装技术和电路制造技术高速发展的今天，主流集成电路工艺尺寸已经达到40纳米级，系统时钟频率进入1GHz以上的高速设计领域。

同时，电子设计工程师们正在从事的主流电路设计也已经全面达到100MHz 以上，有的甚至超过500MHz[1]。

高速数字电路的时钟频率不断提高，信号的边沿越来越陡峭，电路的集成度越来越高，必将使电路表现出与低速设计截然不同的行为，即信号完整性（Signal Integrity，SI）问题。

信号完整性问题是影响高速数字电路可靠性的一个关键因素，已经成为当今电子设计领域的一个重要瓶颈[2]。

高速数字电路整个系统设计完成后，很难诊断和解决系统中出现的信号完整性问题。

因此在高速数字电路系统设计中进行信号完整性分析不仅能够有效地提高产品的性能，而且可以缩短产品开发周期，降低开发成本。

在数字系统向高速、高密度方向发展的情况下，掌握这一利器是十分必要的。

本文分析了高速数字电路中产生信号完整性问题的原因，介绍了一些比较常见的信号完整性问题，对电源/地系统中的地弹噪声进行了详细地仿真。

最后提出了解决或减少地弹噪声的方法。

2.信号完整性概述信号完整性是指信号在电路中以正确的时序和电压做出响应的能力，也指在信号线上的信号质量[3]。

信号完整性问题会使系统的噪声安全系数下降，接收端收到的信号低于高电平参考线或者高于低电平参考线，从而导致系统产生错误转换。

第19卷　第2期 天 中 学 刊 Vol ．19　No ．22004年4月 Journal of Tianzhong Apr ．2004收稿日期：2004-02-10作者简介：冯志宇（1972− ），男，河南正阳人，电子科技大学电子工程学院信号与信息处理专业硕士研究生．高速PCB 设计中的信号完整性和传输延时分析冯志宇（电子科技大学，四川 成都 610054）摘　要：信号完整性问题及由传输延时引起的时序问题是高速PCB 设计中的主要问题，借助功能强大的Cadence/SpecctraQuest 仿真软件，对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期．关键词：信号完整性；时序；仿真 随着IC 工艺的提高，驱动器的上升沿和下降沿越来越陡，由原来的十几ns 提高到几ns ，有的甚至达到几ps ，同时电子系统的时钟频率也在不断提高．对于低频电路设计而言，器件管脚间的逻辑连接可以看成是简单的线迹互联．但对频率超过50 MHz 的高频电路，互连关系必须按传输线考虑，由此产生的信号完整性问题及时序问题成为高速PCB 设计中的主要问题．借助功能强大的Cadence/SpecctraQuest 仿真软件对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期．1　高速移动接入系统的信号完整性问题信号完整性（Signal Integrity ）简称SI ，是指信号在信号线上的传输质量，主要包括反射、振荡、地弹、串扰等性能参数．信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值．信号完整性是由板级设计中多种因素共同决定的．图1所示是我们所设计的高速移动接入系统，其中虚线框中为该系统高速数据通路的中频和基带部分．A/D 部分通过采样、量化、编码将模拟中频信号转换成数字中频信号，然后利用DDC 部分对其进行混频（解调）、抽取、滤波，将中频带通信号混频成基带信号；DSP 模块负责完成基带信号的调制/解调、数据交织/解交织、数据编码/解码、数据纠错和检验、数据加密/解密、语音压缩/解压缩等；图1 高速移动接入系统框图DUC 和D/A 部分则是DDC 和A/D 部分的逆过程．该系统的中频部分既有频率较高的数字信号又有敏感度很高的模拟信号，基频部分DSP 与SDRAM 之间的数据交换速率高达100 Mb/s ，由此产生的信号完整性及时序问题十分突出．在高速PCB 设计中，信号完整性问题是系统能否正常工作的关键因素之一．因此，有必要在布线前利用仿真软件对该高速系统进行关键信号线的仿真．当信号完整性满足要求后就可以进行时序分析中图分类号：TN405.97文献标识码：A文章编号：1006－5261(2004)02－0018－04了，否则还需调整布局，重新仿真．图2、图3、图4分别是用Cadence/SpecctraQuest 仿真软件得到的该系统中SDRAM 的时钟（SDCLK ）、数据写和数据读信号的仿真波形，可以看出这3个典型信号都能够满足波形完整性的要求．2　高速移动接入系统中的时序关系2.1　系统时序分析对于异步时序电路，往往可以灵活地设置建立、选通和保持时间，以满足系统时序要求．而同步时序电路必须从设计上留有充足的建立和保持时间，才能保证系统正常工作．高速移动接入系统中，DSP 与SDRAM 互连的关键信号线有时钟线SDCLK 、数据线D 47∼16和地址线ADDR 23∼0．由于系统工作频率高达100 MHz ，故这些信号线的互连延时是不可忽略的，它对信号的建立和保持时间起着至关重要的作用．仿真应该着重解决这些线网的拓扑问题．布线延时与布线迹的阻抗及布线长度有关，高阻抗线迹能够减少信号的跳变时间．其他因素如驱动特性和负载特性也会影响布线延时．下面在考虑布线延时的基础上，推导DSP 与SDRAM 互连的高速信号线间的时序约束关系．二者间互连的高速信号线时序及延时关系如图5所示．其中，P Clock ，T 表示时钟周期，D Clock ，t 表示时钟布线延时，D(max)Data ，t 和D(min)Data ，t 分别表示数据传输的最长延时和最短延时，isu(DSP)t ，ih(DSP)t 和oh(DSP)t 分别表示DSP 的输入建立时间、输入保持时间和输出保持时间，isu(SDRAM)t ，ih(SDRAM)t 和oh(SDRAM)t 分别表示SDRAM 的输入建立时间、输入保持时间和输出保持时间．(a) SDCLK(out from DSP)，(b) SDCLK(into SDRAM)， (c) Data(out from SDRAM)，(d) Data(into DSP)， (e) Data(out from DSP)，(f) Data(into SDRAM)图5 高速信号线时序及延时关系读建立时间应满足 isu(DSP)ACC D(max)Data D Clock P Clock t t t t T ≥，，，−−−， (1) 读保持时间应满足 ih(DSP)(min)D Data D Clock oh(SDRAM)t t t t ≥，，++，(2)写建立时间应满足DDATO (max)D Data D Clock P Clock t t t T −−+，，，isu(SDRAM)t ≥，(3) 写保持时间应满足 ih(SDRAM)D Clock (min)D Data oh(DSP)t t t t ≥，，−+，(4)由(1)式，可得 (max)D Data isu(DSP)ACC D Clock P Clock ，，，≥t t t t T −−−， (5) 由(4)式，可得(min)D Data D Clock oh(DSP)ih(SDRAM)，，≤t t t t +−， (6)由(5)，(6)式，可得isu(DSP)ACC D Clock P Clock t t t T −−−，，D Clock oh(DSP)ih(SDRAM)，≥t t t +−，图2 时钟信号的仿真波形图3 数据写信号的仿真波形图4 数据读信号的仿真波形)a ()b ()c ()d ()e ()f (进而有+−2)(ACC P Clock D Clock t T t ，，≤2)(isu(DSP)oh(DSP)ih(SDRAM)t t t −+−．(7)由(2)，(3)式，可推导出 +−2)(oh(SDRAM)ih(DSP)D Clock t t t ≥，2)(P Clock isu(SDRAM)DDATO ，T t t −+，(8)由(7)，(8)式，可推导出+−−−++−2)(2)()ih(SDRAM ACC P Clock D Clock P Clock isu(SDRAM)DDATO oh(SDRAM)ih(DSP)t t T t T t t t t ，，，≤≤．2)(isu(DSP)oh(DSP)t t −(9)可见，时钟线迹的延时必须在一定范围内波动，才能满足DSP 与SDRAM 间数据交换的时序要求，不能太长也不能太短．较短的延时可以增加读建立时间，却缩短了读保持时间．另外，一旦时钟线迹的延时确定（即时钟走线确定），则数据线的延时必须同时满足读写的时序要求，才能保证正确的读写． 2.2　时序关系在本系统中的应用该系统设计中DSP 采用ADI 公司的ADSP21161芯片，SDRAM 采用MICRON 公司的MT48LC4M16B2-75芯片．DSP 与SDRAM 间的数据交换速率可达100 MHz b/s ，是PCB 设计关注的重点．为保证系统能正常、可靠和稳定地工作，必需进行布线前时序仿真．MT48LC4M16B2-75芯片和ADSP21161芯片的参数如下：ns 8.2isu(DSP)=t ，ns 0.3ih(DSP)=t ，ns 2.1oh(DSP)=t ，ns 5.1isu(SDRAM)=t ，ns 8.0ih(SDRAM)=t ，ns 2.2oh(SDRAM)=t ，ns 10P Clock =，t ，ns 3.7ACC =t ，ns 5.7DDATO =t ．将上述参数代入(9)式可得ns 8.0ns 0D Clock ≤≤，t ．根据实际布局情况取ns 5.0D Clock =，t ，则由不等式(1)∼(4)得ns 7.0ns 3.0D Data ≤≤，t ．任取D16-47中的一根数据线D35，分别取ns 7.0ns 5.0ns 3.0D Clock ，，，=t 做读写扫描仿真，结果如图6所示．其中(a)，(c)，(e)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的读波形，(b)，(d)，(f)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的写波形．可见在ns 7.0ns 3.0D Data <<，t 范围内数据的读写波形符合完整性要求．把ns 7.0ns 3.0D Data ≤≤，t 作为D40的布线拓扑规则加到Dd16-47进行规则驱动下的布线，布线后D16-47的延时见图7，由图7可知，ns 3282.0D(min)Data =，t ，ns 6090.0D(max)Data =，t ，能够满足ns 7.0ns 3.0D Data ≤≤，t 的要求．制板后用示波器观察到的数据线D35的读波形如图8所示．　图7 布线后数据线的传输延时分析图片图6 数据线D35的仿真波形(b)(a)(c)(d)(e)(f)　图8 制板后用示波器观察到的数据线D35的读波形信号完整性问题和由布线延时引起的时序问题，是高速系统板级实现需要着重解决的问题，利用Cadence/SpecctraQuest仿真软件进行板前和板后仿真，是解决这些问题的有效方法．参考文献：　[1] 杨小牛，楼才义，徐建良．软件无线电原理与应用[M]．北京：电子工业出版社，2002．100∼159．[2] 曾峰，侯亚宁，曾凡雨．印制电路板（PCB）设计与制作[M]．北京：电子工业出版社，2002．85∼107．[3] Johnson H W．High-Speed Digital Design[M]．PrenticeHall PTR，1993．97∼121．　〔责任编辑　张继金〕　Analysis of Signal Integrity and Propagation Delayin High-Speed PCB DesignFENG Zhi-yu（University of Electronic Science and Technology of China, Chengdu Sichuan 610054, China）Abstract: In the high-speed PCB design, the main problems are signal integrity and time sequence caused by propagation delay. We can find out and solve these problems, when simulating high speed signal line in virtue of Cadence/SpecctraQuest Before layout and routing trace which helps to shorten the design period.Key words: signal integrity; time sequence; simulation（上接第9页）Note to the Infinitude Calculation of InfinitesimalMA Ge, SONG Su-luo（Nanyang Institute of Technology, Nanyang Henan 473004, China）Abstract: By analyzing and discussing the sum sequence and product sequence of countable infinite infinitesimal sequence and the sequence of positive infinity power of infinitesimal sequence and positive infinitesimal sequence power of non-negative infinitesimal sequence, the understanding on infinitesimal are deepened.Key words: infinitesimal; infinite sum; infinite product; infinity power。

高频电路设计中的信号完整性分析在当今的电子技术领域，高频电路设计的重要性日益凸显。

随着电子设备工作频率的不断提高，信号完整性问题成为了影响电路性能和可靠性的关键因素。

信号完整性，简单来说，就是指信号在传输过程中保持其准确性、完整性和时序特性的能力。

在高频电路中，由于信号频率高、边沿陡峭，信号在传输线上的传播特性变得更加复杂，容易出现各种信号完整性问题，如反射、串扰、传输延迟、电磁干扰等。

如果这些问题得不到妥善解决，可能会导致电路性能下降、误码率增加、系统不稳定甚至无法正常工作。

反射是高频电路中常见的信号完整性问题之一。

当信号在传输线上遇到阻抗不连续的点时，部分信号会被反射回源端，与入射信号叠加，从而导致信号波形失真。

例如，在传输线的终端，如果没有匹配合适的负载阻抗，就会产生反射。

为了减少反射的影响，通常采用终端匹配的方法，如串联匹配、并联匹配或戴维南匹配等。

通过合理选择匹配电阻的值，可以使传输线的阻抗在整个长度上保持连续，从而有效地抑制反射。

串扰是另一个需要关注的信号完整性问题。

当两条相邻的传输线靠得很近时，一条线上的信号会通过电磁耦合影响到另一条线上的信号，这就是串扰。

串扰的大小与传输线之间的间距、平行长度、信号频率等因素有关。

为了减小串扰，可以采取增加传输线间距、减小平行长度、使用屏蔽层等措施。

在布线时，应尽量避免平行走线，必要时可以采用正交走线的方式来降低串扰的影响。

传输延迟也是高频电路设计中不可忽视的问题。

由于高频信号在传输线上的传播速度有限，信号从源端到终端会存在一定的延迟。

如果传输延迟过大，可能会导致时序错误，影响系统的正常工作。

为了控制传输延迟，需要选择合适的传输线类型和介质材料，并合理规划布线长度。

同时，在设计中还需要考虑时钟偏差和抖动等因素，以确保时序的准确性。

电磁干扰（EMI）在高频电路中同样不容忽视。

高频信号会产生较强的电磁场，可能会对周围的电子设备造成干扰，同时也容易受到外界电磁场的影响。

电路设计中的信号完整性SI问题分析与解决引言：在现代电子设备中，信号完整性是一个至关重要的问题。

由于信号的传输速度越来越高，信号完整性问题变得尤为突出。

本文将分析信号完整性（Signal Integrity，简称SI）问题在电路设计中的重要性，并介绍一些常见的SI问题及其解决方法。

一、信号完整性的重要性信号完整性是指在信号传输过程中保持信号波形的准确性和完整性，确保信号的正确传递和解读。

如果信号受到干扰、衰减或失真，可能会导致数据的错误传输或丢失。

这对于各种电子设备，尤其是高速数据传输的系统来说，都是一项极其重要的考虑因素。

二、常见的SI问题1. 反射干扰反射干扰是信号在多个传输线之间传播时产生的一种干扰现象。

当信号到达传输线末端时，一部分信号能够反射回来，与输入信号相叠加，引起波形失真。

这种干扰主要由于阻抗不匹配引起。

2. 串扰干扰串扰干扰是指在多条相邻的传输线上，信号在传输过程中相互影响的现象。

这种干扰主要由于电磁场相互耦合引起，导致信号波形失真，降低信号质量。

3. 时钟抖动时钟抖动是指时钟信号在传输中出现的随机时移现象。

时钟抖动可能导致时序错误，使系统无法正确同步，进而影响整个系统的性能。

三、SI问题的解决方法1. 降低阻抗不匹配为了解决反射干扰问题，可以通过匹配传输线和负载的阻抗，减少信号反射。

采用合适的终端电阻，可以使信号在传输线上的反射最小化。

2. 优化布线方式在设计电路板布线时，应尽量避免传输线之间的相互干扰。

合理安排和分隔传输线的布局，使用屏蔽层和地平面层等技术手段，可有效减少串扰干扰。

3. 使用信号完整性分析工具借助信号完整性分析工具，可以模拟和分析信号在电路板上的传输过程，帮助发现潜在的SI问题。

通过调整设计参数，优化电路板布线，可以提前预防并解决SI问题。

4. 时钟校准技术对于时钟抖动问题，可以采用时钟校准技术来调整时钟信号的时序和相位。

通过使用高精度的时钟源和时钟校准电路，可以有效减少时钟抖动带来的问题。

二信号的完整性问题及解决办法两个方面（时序和电平）信号完整性(Signal Integrity)是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能特性。

良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。

随着高速器件的使用和高速数字系统设计越来越多，系统数据速率、时钟速率和电路密集度都在不断增加。

在这种设计中，系统快斜率瞬变和工作频率很高，电缆、互连、印制板(PCB)和硅片将表现出与低速设计截然不同的行为，即出现信号完整性问题。

信号完整性问题能导致或者直接带来信号失真，定时错误，不正确数据、地址和控制线以及系统误工作甚至系统崩溃，解决不好会严重影响产品性能并带来不可估量的损失，已成为高速产品设计中非常值得注意的问题。

信号完整性问题的真正起因是不断缩减的信号上升与下降时间。

一般来说，当信号跳变比较慢即信号的上升和下降时间比较长时，PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。

此时，对于功能分析来说，所有连线延时都可以集总在驱动器的输出端，于是，通过不同连线连接到该驱动器输出端的所有接收器的输入端在同一时刻观察都可得到相同波形。

然而，随着信号变化的加快，信号上升时间和下降时间缩短，电路板上的每一个布线段由理想的导线转变为复杂的传输线。

此时信号连线的延时不能再以集总参数模型的方式建模在驱动器的输出端，同一个驱动器信号驱动一个复杂的PCB连线时，电学上连接在一起的每一个接收器上接收到的信号就不再相同。

从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6，传输线效应就会出来，即出现信号完整性问题，包括反射、上冲和下冲、振荡和环绕振荡、地电平面反弹和回流噪声、串扰和延迟等。

表1列出了高速电路设计中常见的信号完整性问题，以及可能引起该信号完整性的原因，并给出了相应的解决方法。

目前，解决信号完整性问题的方法主要有电路设计、合理布局和建模仿真。

高速电路设计中信号完整性高分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。

不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。

本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。

这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。

掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。

尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。

在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。

然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。

不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。

现代数字电路可以高达GHz 频率并且上升时间在50ps以内。

在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。

这个问题在混合电路中尤为严重。

例如，考虑到在一个系统中有高性能的ADC 到数字化接收模拟信号。

散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。

在ADC数字端口上的任何噪声。

设计中的信号完整性并不是什么神秘莫测的过程。

对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。

本篇讨论了一些关键的信号完整性挑战及处理他们的方法。

确保信号完整性：1、隔离一块PCB板上的元器件有各种各样的边值（edge rates）和各种噪声差异。

对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。

高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。

信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。

首先，我们需要了解信号完整性分析的基本概念。

信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。

在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。

因此，对信号完整性的分析和优化至关重要。

在进行信号完整性分析时，我们需要首先考虑传输线的特性。

传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。

通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。

另外，阻抗匹配也是信号完整性分析中的重要内容。

当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。

因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。

此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。

在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。

通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。

最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。

功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。

因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。

总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。

通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。

希望以上内容对您有所帮助。

二信号的完整性问题及解决办法两个方面（时序和电平）信号完整性(Signal Integrity)是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能特性。

良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。

随着高速器件的使用和高速数字系统设计越来越多，系统数据速率、时钟速率和电路密集度都在不断增加。

在这种设计中，系统快斜率瞬变和工作频率很高，电缆、互连、印制板(PCB)和硅片将表现出与低速设计截然不同的行为，即出现信号完整性问题。

信号完整性问题能导致或者直接带来信号失真，定时错误，不正确数据、地址和控制线以及系统误工作甚至系统崩溃，解决不好会严重影响产品性能并带来不可估量的损失，已成为高速产品设计中非常值得注意的问题。

信号完整性问题的真正起因是不断缩减的信号上升与下降时间。

一般来说，当信号跳变比较慢即信号的上升和下降时间比较长时，PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。

此时，对于功能分析来说，所有连线延时都可以集总在驱动器的输出端，于是，通过不同连线连接到该驱动器输出端的所有接收器的输入端在同一时刻观察都可得到相同波形。

然而，随着信号变化的加快，信号上升时间和下降时间缩短，电路板上的每一个布线段由理想的导线转变为复杂的传输线。

此时信号连线的延时不能再以集总参数模型的方式建模在驱动器的输出端，同一个驱动器信号驱动一个复杂的PCB连线时，电学上连接在一起的每一个接收器上接收到的信号就不再相同。

从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6，传输线效应就会出来，即出现信号完整性问题，包括反射、上冲和下冲、振荡和环绕振荡、地电平面反弹和回流噪声、串扰和延迟等。

表1列出了高速电路设计中常见的信号完整性问题，以及可能引起该信号完整性的原因，并给出了相应的解决方法。

目前，解决信号完整性问题的方法主要有电路设计、合理布局和建模仿真。