时序电路设计举例

时序电路的基本分析与设计方法时序逻辑电路时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。

时序电路中务必含有具有经历能力的存储器件。

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图与逻辑图6种方式表示，这些表示方法在本质上是相同的，能够互相转换。

一、时序电路的基本分析与设计方法 （一）分析步骤1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。

（2）时序电路的输出方程。

（3）各触发器的驱动方程。

2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。

3．根据状态方程与输出方程，列出该时序电路的状态表，画出状态图或者时序图。

4．根据电路的状态表或者状态图说明给定时序逻辑电路的逻辑功能。

【例1】分析时序电路（1）时钟方程：CP CP CP CP ===012输出方程：nnQ Q Y 21=驱动方程：⎪⎩⎪⎨⎧======n n n nnn Q K Q J Q K Q J Q K Q J 202001011212（2）求状态方程JK 触发器的特性方程：n n n Q K Q J Q+=+1将各触发器的驱动方程代入，即得电路的状态方程：⎪⎩⎪⎨⎧=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n nn n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212（3）计算、列状态表nn nn nn n n Q Q Y Q Q Q Q Q Q 21210011112=⎪⎩⎪⎨⎧===+++（4）画状态图及时序图（5）逻辑功能有效循环的6个状态分别是0～5这6个十进制数字的格雷码，同时在时钟脉冲CP 的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…因此这是一个用格雷码表示的六进制同步加法计数器。

时序电路的设计及显示
摘要
本文讨论了时序电路的设计和显示，并解释了时序电路的功能，以及如何利用电路图中的电路元件来实现这些功能。

最后，我们将演示一个可以用于实现时序电路功能的例子，其中包括如何在图中显示时序电路。

关键词：时序电路；电路图；显示
1.介绍
时序电路是一种用于实现信号处理、控制和计算等功能的电路，它由一系列以特定顺序连接的电路元件组成，可以根据控制信号或存储的信息执行系统的操作。

这种技术可以用于任何复杂的电子系统，包括计算机硬件、消费电子产品和工业控制系统，它可以负责确定时序操作的顺序和细节。

本文将解释时序电路如何实现其功能，以及如何利用电路图中的元件来实现这些功能。

本文还将演示一个例子，演示如何在电路图中显示时序电路，以及如何使用这些元件来实现其功能。

2.时序电路
时序电路是一种实现信号处理和控制功能的电路。

在使用时序电路之前，必须首先确定所需要实现的功能，以及为了实现这些功能所需要的电路元件。

它包括一些特定参数和延迟的时序变量，例如开关状态和信号延迟，以及描述输入信号如何处理的功能。

实验5时序电路实验预习实验报告疑问：1、时序电路的组成原理和控制原理分别是什么？2、计算机中的周期，节拍和脉冲之间有什么关系？实验报告一、波形图：参数设置：Endtime:2.0us Gridsize:25.0ns信号设置：clk：时钟信号，设置周期为25ns占空比为50%。

reset: 重置信号，用于清除当前状态机的状态，二进制输入，高电平有效。

qd：启动信号，用于启动状态机，二进制输入，低电平有效。

tj：停机控制信号，用于使状态机保持当前状态，二进制输入，高电平有效。

dp：单拍执行信号，用于使状态机输出且仅输出一次脉冲，二进制输入，高电平有效。

t1，t2，t3，t4：节拍脉冲信号，二进制输出，高电平时有效。

仿真波形１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出;２．启动(25-550ns)：保持reset=0,使qd=0，则四个节拍脉冲依次有效；３．停机(550-650ns)：保持tj=1，则节拍脉冲停留在t2的状态；４．单拍(650-1000ns)：恢复tj，使dp=1，则经过一个周期的节拍脉冲后不在产生节拍脉冲；５．单拍(1000-1750ns)：使qd=0再次启动状态机,保持dp=1,则输出一个周期的节拍脉冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使qd=0，启动状态机，最后恢复dp，也不再有节拍脉冲出现，此时，节拍的出现主要由qd来控制。

６．重置(1750-2000ns)：使reset=1，此时，所有状态都恢复到初始值。

结论：本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正确。

二、实验日志预习疑问解答：1、 时序电路的组成原理和控制原理分别是什么？答：各种计算机的时序电路不同，但基本结构一样。

时序电路实验的功能就是产生一系列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序译码逻辑，启停控制电路等部分组成。

时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。

时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。

1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。

（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。

这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。

（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。

状态化简是建立在状态等价这个概念的基础上的。

（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。

（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。

（6）画规律电路，并检查自启动力量。

2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。

构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。

时序逻辑电路分析例题1、分析下图时序逻辑电路。

解:1、列出驱动方程:111==K J1//122Q A AQ K J +==2、列出状态方程:将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得:/1*1Q Q =212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++=3、列出输出方程:21//2/1Q Q A Q AQ Y +=4、列出状态转换表: (1)当A=1时:根据:/1*1Q Q =;21/2/1*2Q Q Q Q Q +=;/2/1Q Q Y =得:(2)当A=0时:根据:/1*1Q Q =;2/1/21*2Q Q Q Q Q +=;21Q Q Y =得:5、画状态转换图:6、说明电路实现的逻辑功能:此电路就是一个可逆4进制(二位二进制)计数器,CLK 就是计数脉冲输入端,A 就是加减控制端,Y 就是进位与借位输出端。

当控制输入端A 为低电平0时,对输入的脉冲进行加法计数,计满4个脉冲,Y 输出端输出一个高电平进位信号。

当控制输入端A 为高电平1时,对输入的脉冲进行减法计数,计满4个脉冲,Y 输出端输出一个高电平借位信号。

2、如图所示时序逻辑电路,试写出驱动方程、状态方程,画出状态图,说明该电路的功能。

解:驱动方程⎩⎨⎧=⊕=1010K Q X J n ⎩⎨⎧=⊕=111K Q X J n 状态方程()()n n n n n n n n n n n n nn QXQ Q Q X Q Q X QQ Q X Q Q X Q Q X Q 0111101011011+=⊕=+=⊕=++1J 1K C11J 1K C11Q 0Q CPXZ=1=1=1&FF 1FF 011输出方程()01Q Q X Z ⊕=1、 状态转换表,如表所示。

状态转换图,略。

2、这就是一个3进制加减计数器,当X=0时为加计数器,计满后通过Z 向高位进位;X=1时为减计数器,计满后通过Z 向高位借位;能自启动。

《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。

二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。

下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。

下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。

下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。

按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。

下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。

为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。

表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。

在实验的过程中，在防抖电路处有了较大的困难。

由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。

在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。

通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。