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目录1、前言................................................................................................... - 2 -1.1 EDA技术介绍..........................................- 2 -1.2 Verilog HDL简介.......................................- 2 -1.3 数字频率计概述........................................- 3 -2、总体方案设计 ..................................................................................... - 4 -2.1设计内容..............................................- 4 -2.2设计方案比较..........................................- 4 -2.3方案论证..............................................- 5 -3、单元模块设计 ..................................................................................... - 6 -3.1 放大整形电路..........................................- 7 -3.2 时基电路.............................................- 8 -3.3 计数模块.............................................- 8 -3.4 分频模块 (13)3.5 门控模块 (15)3.6 锁存模块 (17)3.7 译码显示模块 (18)4、系统总体设计及调试 (20)4.1 顶层电路 (20)4.2 仿真及调试 (21)5、特殊器件的介绍 (22)5.1 CPLD器件介绍 (22)5.2 FPGA器件介绍 (22)5.3 EP1K30TC144器件介绍 (23)6、总结 (24)6.1设计小结 (24)6.2设计收获 (24)6.3设计改进 (24)6.4 致谢 (25)参考文献 (25)1、前言1.1EDA技术介绍EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。
EDA简易数字频率计设计摘要EDA（Electronic Design Automation）是电子设计自动化的缩写，是现代电子工业领域中的一种重要工具。
EDA工具可以帮助工程师完成电路设计、仿真、验证和布局等工作，从而提高设计效率和精度。
本文将介绍如何通过EDA工具设计一个简单的数字频率计。
设计原理数字频率计是一种可以实时测量电信号频率的仪器。
其工作原理是利用计数模型，通过计算信号周期数与时间，间隔测算信号频率。
本文设计的数字频率计采用2种常见的计数模型：频率分频计数和门限计数。
频率分频计数频率分频计数法是利用可编程可除模块，将输入的高频脉冲信号分频后，通过计数器来计算脉冲个数，最终计算出信号的频率。
其计数原理如下图所示：图1：频率分频计数法图1：频率分频计数法其中，n为分频系数，f为输入信号频率。
门限计数门限计数法是将输入信号经过比较门限后，产生一个矩形脉冲，再利用计数器计算脉冲个数，最终计算出信号的频率。
其计数原理如下图所示：图2：门限计数法图2：门限计数法其中，T表示输入信号周期，Δt为门限宽度。
设计流程本文采用EDA工具LTspice进行数字频率计的设计。
使用LTspice的原因是它是一款功能强大、易于学习、免费的EDA软件，广泛应用于电路设计和仿真领域。
设计流程如下：1.确定输入信号的电路参数：输入信号频率、振幅、时钟等。
2.选择计算频率的计数模型：这里采用频率分频计数和门限计数2种模型，建立计算模型电路。
3.进行仿真，测试电路的性能：可以通过分析波形图、输出计数结果等方式验证电路的正确性和有效性。
设计实例本文将以一个简单的设计实例来说明如何进行数字频率计的设计。
假设输入信号频率为1 kHz，振幅为5V，计数器工作电压为3.3V，门限计数的门限宽度为10 us，计数模型电路如下图所示：V1 IN 0 PULSE(0 5 0 10n 10n 1u 2u)R1 IN N1 50C1 N1 N2 10nD1 N2 0 DQ1 D Q3 VCC TXR2 TX N3 1megC2 N3 0 1uXU1 Q3 CLK TX DFFXU2 CLK 0 N5 D2R3 D2 N7 10kC3 N7 0 1n以上代码中，V1为输入信号源，R1和C1组成低通滤波器，滤除杂波信号，D1、Q1、R2、C2和D2构成频率分频计数器，XU1和XU2分别为D触发器和门限计数器。
2 数字频率计的设计频率测量在科学研究和实际应用中非常重要，数字频率计是用数字显示被测信号（正弦波、方波或其它周期性变化信号）频率的仪器。
如配以适当的传感器，可以对多种物理量进行测量，因此数字频率计是一种应用比较广泛的测量仪器。
2.1 设计要求设计一个4位简易频率计，测量给定信号的频率，并用十进制数字显示，具体指标为： ⑴ 测量范围，分4档（用数码管读数×档位）： ① ×1档，1Hz-9.999KHz ，闸门时间1s ； ② ×10档，10Hz-99.99KHz ，闸门时间0.1s ； ③ ×100档，100Hz-999.9KHz ，闸门时间10ms ； ④ ×1000档，1000Hz-9999KHz ，闸门时间1ms 。
⑵ 显示方式：4位十进制数。
⑶ 用动态扫描方式输出显示控制信号。
2.2 设计方案频率计的基本原理是用一个频率稳定度高的信号源作为基准时钟，对比测量其它信号的频率。
通常情况下计算每秒内待测周期信号的个数，此时称闸门时间为1秒。
闸门时间也可以大于或小于1秒，闸门时间越长，得到的频率值就越准确，但每测量一次频率的时间间隔也越长。
通过改变基准时钟信号的频率或设置控制按键对同一基准时钟信号选择不同分频可以改变闸门时间长短。
数字频率计的组成如图 2 - 1所示。
图 2 - 1 数字频率计组成框图根据频率的定义和频率测量的基本原理，测定信号的频率必须有能够产生闸门信号的控制电路、统计闸门时间内脉冲个数的计数电路、对计数结果进行保存的锁存电路以及将测量结果送出的显示控制电路等。
这里闸门时间通过档位选择按键对外部基准时钟信号进行不同的分频获得，外部基准时钟信号同时作为显示电路的扫描信号。
因此4位十进制频率计的核心部分由分频电路、测频控制电路、十进制计数器、存器以及扫描显示控制电路组成。
2.3 模块设计计 数 器锁 存 器分 频显 示 控 制信 号 整 形核心控制电路测频 控制⒈ 测频控制模块频率计的关键是产生测量频率控制时序的测频控制信号发生器。
E D A课设-数字频率计设计(总17页) -本页仅作为预览文档封面，使用时请删除本页-一．背景介绍数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。
它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。
经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。
因此数字频率计在测量物理量方面应用广泛。
本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。
具有体积小、可靠性高、功耗低的特点。
数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。
在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。
该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。
2二．设计思路以及实现方法1.测频原理本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。
频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作。
2.实现方法根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
基于EDA技术的数字频率计的设计0 引言EDA 技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件设计的电子系统到硬件系统的设计，最终形成集成电子系统或专用集成芯片的一门新技术。
其设计的灵活性使得EDA 技术得以快速发展和广泛应用。
本文以Max+PlusⅡ软件为设计平台，采用VHDL 语言实现数字频率计的整体设计。
1 工作原理众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。
因此，频率检测是电子测量领域最基本的测量之一。
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。
通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。
闸门时间可以根据需要取值，大于或小于1 s 都可以。
闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。
闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。
一般取1 s 作为闸门时间。
数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图1 所示。
2 设计分析2．1 测频控制信号发生器测频控制信号发生器产生测量频率的控制时序，是设计频率计的关键。
这里控制信号CLK 取为1 Hz，2 分频后就是一个脉宽为1 s 的时钟信号FZXH，用来作为计数闸门信号。
当FZXH 为高电平时开始计数；在FZXH 的下降沿，产生一个锁存信号SCXH，锁存数据后，还要在下次FZXH 上升沿到来之前产生清零信号CLEAR，为下次计数做准备，CLEAR 信号是上升沿有效。
2．2 计数器计数器以待测信号FZXH 作为时钟，在清零信号CLEAR 到来时，异步清零；FZXH 为高电平时开始计数。
本文设计的计数器计数最大值是99 999 999。
2．3 锁存器当锁存信号SCXH 上升沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管上显示。
一、实验名称数字频率计的设计二、实验地点211楼303三、实验目的和任务(1)了解数字电路设计的基本特点(2)了解数字频率计电路的基本原理(3)基本掌握ISE软件的使用（设计输入、仿真、实现）(4)了解可编程逻辑器件（FPGA ）的一般情况(5)基本掌握HDL的使用四、实验内容(1)设计出符合设计要求的解决方案(2)设计出单元电路(3)利用EDA 软件对各单元电路及整体电路进行仿真(4)利用EDA 软件在ELB电子课程设计实验板实现设计(5)观察实验结果五、项目需用仪器设备名称以及所需主要元器件PC机、EDA教学实验系统一台,带有（SPARTAN -3A XC3S200A芯片,LED管 , 七段数码管等）的实验板一块 , 跳线、下载电缆一根,函数发生器。
六、实验任务与要求频率测量范围为10Hz～10MHz，用6只数码管以kHz为单位显示测量结果；有三个带锁按键开关(任何时候都只会有一个被按下)用来选择1S、0.1S和0.01S三个闸门时间中的一个；有一个按钮开关用来使频率计复位；有两只LED，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。
数字频率计的相关技术指标如下：1、位数:测量频率通过LED数码管为六位十进制数显示。
2、测试频率范围为：10HZ-10MHZ。
3、计数器溢出时要有溢出标志over。
4、需要有闸门标志gate。
5、显示工作方式：a、用BCD七段共阳极数码管显示读数，只有在读数不发生跳变时才是正确的结果。
b、采用记忆显示方法，即在一次测试结束时，显示测试结果，此显示值一直保留到下次测量显示数到来，才将上次显示更新。
用第二次测试结果，更新显示值。
6、要求被测输入信号应是符合数字电路要求的脉冲波。
七、verilog设计环境介绍VerilogVerilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进数字系统的逻辑综合，仿真验证和时序分析等。
实验五 数字频率计设计一、实验目的1、掌握简单的时序控制电路设计方法；2、进一步掌握复杂数字电路设计中的层次设计方法；3、掌握数字频率计的原理与设计方法；二、硬件、软件要求计算机、EDA 实验箱、MAX+plus II 软件，下载电缆三、实验内容及实验原理1、数字频率计原理：1）系统组成框图如图1.5.1所示：其中，8位七段数码管模块为实验箱上电路模块，电路中有3-8译码器，故位选信号为3位二进制顺序编码；动态扫描显示电路可利用实验三的设计文件；数据寄存器是由32个D 触发器构成，每四个为一组，每组保存一个BCD 码，其时钟信号由测频时序控制模块提供，在本实验中需自行设计；八位十进制计数器模块可利用实验四的设计文件；测频时序控制模块在本实验中需要自行设计；分频器是将输入的800Hz 显示扫描时钟进行分频得到所需的8Hz 时钟，并接至测频时序控制模块，本实验中需自行设计。
2）测频时序控制模块原理：该模块为频率计控制电路的核心，完成各模块的协调工作，按照时钟节拍完成测频功能。
其原理图如图1.5.2所示：8位七段数码管模块动态扫描显示电路 数据 寄存器 八位十进制计数器 测频时序控制 分频器 800Hz 时钟输入 8Hz 时钟输入 fx 被测信号输入clken clken clr clr clk lock lock clk sel2 sel1 sel0 a~g 图1.5.1 频率计组成框图图1.5.2 测频时序控制逻辑电路图其仿真波形如图1.5.3所示：图1.5.3 测频时序控制仿真波形2、设计要求：1）采用原理图或Verilog语言完成各模块的设计。
对本次实验所设计的测频时序控制模块、数据寄存器模块、时钟分频模块进行时序仿真，记录设计文件和仿真波形。
2）频率计顶层文件采用原理图设计，将各功能模块进行连接，并对整个频率计顶层设计进行仿真，最后下载至实验箱，完成实际信号的频率测量，记录顶层文件和仿真结果。
