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芯片叠加封装在当今高科技领域，芯片叠加封装技术成为了一项备受关注的创新技术。
这项技术的诞生，源于对芯片集成度和性能提升的追求。
它将不同功能的芯片叠加在一起，并通过合理的封装工艺进行连接，从而实现更高的集成度和更强的性能。
让我们来了解一下芯片叠加封装的基本原理。
在传统的芯片封装工艺中，一块芯片通常只能实现特定的功能。
但是，随着科技的不断进步，人们对芯片性能的要求也越来越高。
为了满足这一需求，芯片叠加封装技术应运而生。
它通过将多个功能不同的芯片叠加在一起，形成一个整体，从而实现多种功能的集成。
芯片叠加封装技术的应用范围非常广泛。
例如，在智能手机领域，我们常常需要将处理器芯片、图像芯片、通信芯片等多个芯片进行叠加封装，以实现手机的多种功能。
而在人工智能领域，芯片叠加封装技术则可以将神经网络芯片、加速器芯片等不同类型的芯片叠加在一起，从而提升计算速度和效率。
芯片叠加封装技术的发展离不开各种创新技术的融合。
例如，封装工艺的改进可以提高芯片叠加的精度和可靠性，材料科学的进步可以提供更好的封装材料，而先进的制造工艺则可以实现更高的集成度和更小的封装尺寸。
芯片叠加封装技术的应用前景也非常广阔。
随着物联网、人工智能等领域的快速发展，对芯片性能和集成度的需求将越来越高。
而芯片叠加封装技术正是满足这一需求的重要手段之一。
它不仅可以提高芯片的性能和集成度，还可以降低系统的功耗和尺寸，从而推动整个行业的发展。
芯片叠加封装技术是一项具有巨大潜力的创新技术。
它的诞生和发展，不仅推动了芯片技术的进步，也为各个领域的创新应用提供了强有力的支撑。
相信在不久的将来，芯片叠加封装技术将会继续取得突破性的进展，为我们的生活带来更多便利和创新。
晶圆级多层堆叠封装技术晶圆级多层堆叠封装技术是一种先进的封装技术，用于提高集成电路（Integrated Circuit，IC）的封装密度和性能。
其核心思想是将多个晶圆堆叠起来，在垂直方向上增加封装层数，并通过微细的互联结构将各层晶圆进行互联，从而实现更高的集成度。
晶圆级多层堆叠封装技术的发展离不开先进的制程技术。
随着制程技术的不断进步，可实现更高集成度的晶圆逐渐发展起来。
例如，芯片尺寸的微缩和设计规则的进一步优化，使得升级到更高集成度的晶圆级堆叠封装成为可能。
此外，先进的制程技术还包括高精度的互连技术，以及用于控制产生出现在多层晶圆封装中的热应力和热效应的材料和工艺。
在实际应用中，晶圆级多层堆叠封装技术可以显著提高集成电路的性能和功能。
首先，通过增加封装层数和微细互连结构，可以实现更高集成度的芯片设计，提供更多的功能单元和更大的存储容量。
其次，多层晶圆封装技术可以缩短芯片内部信号传输的长度，减少信号传输延迟，提高芯片的工作速度和效率。
此外，晶圆级多层堆叠封装技术还可以降低芯片的功耗，进一步提高芯片的性能。
晶圆级多层堆叠封装技术还带来了许多挑战和需求。
首先，为了实现多层晶圆封装技术，需要解决多层晶圆之间的互联问题，包括互联结构的设计、制造和测试等方面。
此外，多层晶圆封装技术还需要考虑到芯片堆叠后的热效应和热应力问题，以及材料和工艺的选择和优化等。
此外，还需要提高封装工艺的稳定性和可靠性，以确保堆叠后的芯片在长期使用中不会发生故障。
总而言之，晶圆级多层堆叠封装技术是提高集成电路封装密度和性能的一种先进技术，对于推动集成电路的发展具有重要意义。
尽管在实际应用中还面临许多挑战，但随着制程技术的不断进步和封装工艺的改进，相信多层晶圆封装技术将越来越广泛地应用于下一代集成电路中，为我们的生活和工作带来更多的便利和创新。
叠层芯片封装技术与工艺探讨一、引言现代便携式电子产品对微电子封装提出了更高的要求，其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展，芯片叠层封装（stacked die package）是一种得到广泛应用的三维封装技术，叠层封装不但提高了封装密度，降低了封装成本，同时也减小了芯片之间的互连导线长度，从而提高了器件的运行速度，而且通过叠层封装还可以实现器件的多功能化，初级的3D芯片叠层封装就是把多个芯片在垂直方向上累叠起来，利用传统的引线封装结构，然后再进行封装。
由于这种结构的特殊性，芯片和基板之间，芯片和芯片之间的互连是叠层封装的关键，现在普遍是以引线键合方式实现叠层封装的互连，其方式主要有2 种：一种是金字塔型的叠层封装，使用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合；另一种是使用大小相同的芯片，通过在上下层芯片之间加入一层芯片（spacer）以便于下层芯片的引线键合，垫片是一块面积比上下层芯片小的普通硅片，使用这两种结构都可以制造出多层芯片的叠层封装。
为避免对现有工艺进行大的改动，叠层封装一般通过减薄芯片的厚度来保证总的封装厚度不变，但是芯片厚度的减少会造成芯片刚度减少，易于变形，在热处理过程中芯片内应力集中点甚至会造成芯片的破坏，此外，由于塑封料厚度的减小，阻止水汽侵入芯片和塑封料界面的能力减弱，水汽的侵入会促使裂纹的产生和扩展。
本文就LQFP系列3D封装在实际生产过程中所遇到的问题及解决方案进行了详细的阐述。
二、超薄圆片减薄及划片传统的MOS集成电路一般都是表面型器件，功耗小，无需考虑散热问题，所以对芯片厚度要求不高，芯片厚度主要由塑封体厚度而定，除了QFP、SOP 等扁平封装因受塑封体厚度限制，芯片厚度一般为300μm左右，其余芯片厚度一般为400μm左右，然而3D封装芯片厚度一般为200μm以下，这就必须考虑减薄后圆片的翘曲以及划片崩裂等问题。
堆叠芯片封装技术的研究李真上海交通大学微电子学院，上海 (200030)英特尔亚太研发有限公司，上海 (200241)E-mail：lzdiana@摘要：在集成电路芯片封装领域中，如何在保证不影响芯片功能和不增大封装体积的同时，降低封装成本并提高生产效率，在国际上已成为一项非常重要和迫切的研究课题。
旨在解决此问题的堆叠内存芯片封装是一项将不同功能和大小的多个芯片堆叠并封装在一起的新技术。
本文首先回顾了集成电路芯片封装技术的发展，在详细分析了堆叠芯片封装技术现状后，通过与其他封装技术的比较，指出了该项技术具有长远的发展前景。
关键词：封装；堆叠内存芯片封装中图分类号：TN305.941．引言电子器件和IC器件的封装复杂程度大大增加了，新型封装结构的引入也越来越快。
这种封装形式的快速增多，归因于器件和系统应用在技术和成本方面对封装的要求。
随着封装越来越复杂，电子元件制造商也面临着困难的抉择，即必须将最终产品的功能块分割成单个的封装。
将系统集成在一个IC封装体（单封装系统－SIP）迅速成为许多高性能小体积封装的选择方案。
这些发展趋势使得供应链更加复杂，而且一系列的技术挑战也需要在器件、封装、终端系统设计、制造公司之间开展更加紧密的合作才能克服。
封装形式的激增，首先是半导体器件和终端系统级产品技术持续进步的结果。
从器件方面，更小尺寸的光刻、更高的工作频率、更高的功率消耗、与其它元件的更多的互连，这些都导致封装结构和组装技术的持续发展。
功能更加丰富的终端产品的薄型化、小型化要求也增加了对现有封装的要求。
因此，整个电子供应链的成本压力会越来越大。
人们必须正确地选择和应用一种最低成本的封装结构，使其能恰好满足终端产品和器件的要求。
如果在早期设计阶段不去充分考虑这一点，那么，在市场应用方面将会产生重大的不利影响。
三维封装（3D packaging）代表了一种新的发展方向，被广泛应用在小体积的SiP应用上。
封装体内硅的堆叠将不同类型的器件像单一芯片那样堆叠集成在同一封装体内。
记忆芯片多层封装工艺记忆芯片多层封装工艺记忆芯片是现代电子产品中不可或缺的重要组成部分，它能够存储和读取大量的数据。
随着科技的进步，记忆芯片的封装工艺也在不断创新和改进。
其中一种重要的封装工艺就是多层封装。
多层封装工艺是指将多个单层封装层堆叠在一起，形成一个整体的封装结构。
这种工艺的出现主要是为了满足现代电子设备对存储容量的不断增长的需求。
传统的单层封装工艺往往面临着空间限制和热量散发问题，而多层封装工艺能够充分利用垂直空间，并且通过引入散热通道来提升散热效果。
多层封装工艺的核心技术是通过在不同层之间引入晶圆间连技术。
首先，把需要封装的芯片按照一定的规则制作成薄片，然后将这些薄片通过引入导电通孔和层间绝缘材料连接在一起。
这样就能够实现多个记忆芯片的垂直堆叠，并且可以通过控制通孔的数量和位置来实现互连电路的设计。
多层封装工艺相比传统的单层封装工艺有很多优势。
首先，它可以大大提高存储容量，因为每个层都可以封装一个的芯片。
其次，多层封装还可以提高信号传输速度，因为层与层之间的互连路径更短，信号传输的延迟更小。
此外，多层封装还可以减少芯片的体积，提高整体的集成度。
然而，多层封装工艺也存在一些挑战。
首先，多层封装需要引入更复杂的制造工艺和设备，增加了制造成本。
此外，多层封装还会增加封装过程中的热量，对芯片的散热要求更高。
因此，在多层封装工艺中，散热设计也变得尤为重要。
总的来说，记忆芯片多层封装工艺是一种能够满足现代电子设备对存储容量和性能需求的重要技术。
它通过垂直堆叠和层间连接来实现高集成度和高速传输，同时也提出了一些挑战。
随着封装技术的不断创新和发展，相信多层封装工艺将会在未来的电子产品中发挥更加重要的作用。
芯片堆叠技术芯片堆叠技术是一种将多个芯片垂直堆叠在一起的先进封装技术。
这种技术的出现，极大地提高了芯片的集成度和性能，为各种电子设备的发展带来了巨大的推动力。
本文将从芯片堆叠技术的原理、应用和发展趋势三个方面进行探讨。
一、芯片堆叠技术的原理芯片堆叠技术的原理是将多个芯片通过微细的连接线进行堆叠，形成一个整体的芯片系统。
这样做的好处是可以在有限的空间内集成更多的功能模块，并且可以提高芯片之间的通信速度和数据传输效率。
芯片堆叠技术通常使用垂直连接和水平连接两种方式。
垂直连接是通过通过硅通孔或微针等方式将芯片堆叠在一起，形成一个垂直的结构；水平连接则是将芯片通过微细的金属线进行连接，形成一个水平的结构。
二、芯片堆叠技术的应用芯片堆叠技术在各个领域都有广泛的应用。
在移动设备领域，芯片堆叠技术可以使手机、平板电脑等设备更加轻薄，同时提供更强大的性能和更长的电池续航时间。
在数据中心领域，芯片堆叠技术可以提高服务器的计算能力和存储容量，满足日益增长的数据处理需求。
在人工智能领域，芯片堆叠技术可以提供更高的计算速度和更大的存储空间，加速深度学习算法的训练和推理过程。
此外，芯片堆叠技术还可以应用于物联网、汽车电子、医疗设备等领域，为各种应用场景提供更高效的解决方案。
三、芯片堆叠技术的发展趋势随着科技的不断进步，芯片堆叠技术也在不断发展。
未来，芯片堆叠技术将呈现以下几个发展趋势：1. 三维堆叠：目前的芯片堆叠技术主要是二维堆叠，即将多个芯片在水平方向上进行堆叠。
未来，随着材料和工艺的进一步突破，三维堆叠将成为可能。
三维堆叠可以进一步提高芯片的集成度和性能，实现更复杂的功能。
2. 高密度互连：芯片堆叠技术的关键是芯片之间的连接。
未来，随着互连技术的不断创新，高密度互连将成为可能。
高密度互连可以提高芯片之间的通信速度和数据传输效率，进一步提升整个芯片系统的性能。
3. 异构堆叠：目前的芯片堆叠技术主要是同质堆叠，即将多个相同的芯片堆叠在一起。
芯片堆叠工艺芯片堆叠工艺是一种新型的集成电路制造工艺，它将多个芯片垂直堆叠在一起，从而实现了更高的集成度和更小的封装体积。
该工艺可用于制造各种类型的半导体器件，如微处理器、嵌入式系统、智能传感器等。
本文将从芯片堆叠工艺的优势、应用领域和技术难点等方面，对其进行全面探讨。
一、芯片堆叠工艺的优势1.提高集成度：芯片堆叠工艺可实现垂直堆叠多个芯片，从而在同一封装中实现更多的逻辑功能，提高芯片的集成度。
2.节省空间：相对于传统的单芯片封装技术，堆叠芯片的体积更小，从而可节省封装空间，提高系统的紧凑性和可靠性。
3.降低功耗：由于堆叠芯片的体积更小，因此芯片之间的信号传输路径更短，从而可降低功耗，提高系统的能效。
4.提高性能：芯片堆叠工艺可实现多芯片协同工作，从而在相同面积内提高系统的处理速度和运算能力。
二、芯片堆叠工艺的应用领域1.智能手机：智能手机的尺寸越来越小，而其功能却不断增强，因此芯片堆叠工艺可为其提供更多的空间和更高的性能，以支持更多的应用场景。
2.自动驾驶：自动驾驶系统需要集成多种不同类型的芯片，如传感器、控制器等，而芯片堆叠工艺可将这些芯片垂直堆叠在一起，从而提高整个系统的集成度和性能。
3.物联网：物联网需要的芯片种类繁多，而芯片堆叠工艺可为其提供更多的空间和更高的性能，以支持更多的应用。
三、芯片堆叠工艺的技术难点1.堆叠芯片的封装：堆叠芯片的封装是关键技术之一，需要考虑到芯片之间的热膨胀系数不同、周边电路布线的保护等问题。
2.芯片之间的信号传输：堆叠芯片之间的信号传输需要考虑到信号的干扰问题，尤其是高速信号在传输过程中会产生串扰和反射等现象。
3.产品测试问题：堆叠芯片的测试需要考虑到测试时的接触性问题、测试时的电气性能问题、测试过程中的热传输和应力等问题。
总之，芯片堆叠工艺是一项颇具潜力的新兴技术，可以大幅提高芯片的集成度和性能，并将其应用于更多的领域。
未来，芯片堆叠工艺还将继续面临新的技术挑战，需要不断推进研究和创新，以支持更多的应用场景。
图1 含薄膜多层转接板的典型芯片叠层优化结构图（a）互连关系布线图（b）三维效果图图2 优化后的芯片叠层型系统级封装方案图功能多样，涉及多种类型的芯片进行封装集成，使得电路设计更为复杂。
在实际封装设计时，需要根据芯片物理尺寸建立芯片叠层模型，这些芯片间的逻辑关系往往是比较复杂的。
为了实现这些互连关系，一般需要将芯片的电极互连到基板上，然后在基板内进行多层布线，完成电气连接。
而理想的封装设计目标是芯片与芯片之间进行直接互连（Die To Die），这样才能更大限度地减少信号传输的延迟和减少各种寄生参数[3~4]。
而往往这种目标并不容易实现，芯片间直接互连会受到芯片的电极分布位置和功能定义的限制。
1.2 互连密度过高2 芯片叠层型系统级封装互连优化为解决芯片叠层中封装设计与实施难点，可从以下三方面进行封装互连方案的优化，典型的带多层转接板的芯片叠层优化结构如图1所示。
1) 原理图-封装互连协同设计。
利用FPGA芯片可编程I/O特点，优先考虑FPGA与其它功能芯片的互连位置（就近互连原则），封装设计完成后在原理图中进行逆向设计（反标）；2) 采用苯并环丁烯（BCB）作为转接板高性能的高频介质材料具有更好的平坦化能力、更低的吸水率、更小的介电常数和介质损耗。
转接板顶层导体形成RDL （Redistribution Layer）再分布层，完成转接板之上护。
优化后芯片叠层间的互连方案如图由于FPGA的可编辑I/O互连网络复杂程度大大降低之间的直接互连成为可能多层互连工艺。
通过RDL分布，大幅降低了封装内的引线互连密度和互连复杂程度，解决了引线互连跨距的限制电磁保护，从而提高封装效率和集成度层封装三维效果如图2（（a）AlN转接板实测形变分布图 （b）Al2O3 转接板实测形变分布图图3 芯片叠层等效热应力和形变图图4 芯片叠层型系统级封装实物图从式（3）可知，双LCC可以在动力电池充电的全过程以及耦合系数发生变化的情况下保持谐振状态性能非常符合电动汽车的无线充电的应用背景力电池充电过程中其等效电阻会不断增大，的研究进展[J].电工技术学报[2]刘玉昆.无线电能传输系统功效特性与补偿网络关系研究[D].大连理工大学,2014.[3]邹爱龙.基于LCL补偿的多负载滑动式感应非接触电能传输系统[D].江苏:南京航空航天大学, 2014.[4]Siqi Li, Weihan Li, J unjun Deng, Chris Mi. A Double-sided LCC Compensation Network andIts Tuning Method for Wireless Power Transfer[J]. Vehicular Technology IEEE Transactions on,Mi. Compact and EfficientBipolar Coupler for Wireless Power Chargers:Design and Analysis[J]. Power Electronics IEEE该方法解决了目前系统级封[1]Rao R.Tummala, Madhavan Swaminathan, et al. Iintroduction to system-on-package(SOP)Miniaturization of the Entire System[M].McGraw-Hill Education, 2014,9-13.[3]CARSON F P, KIM Y C, YOON I S. 3D stacked package technology and trends [J].Proc ofTechnology, Systems, and[5]Leonard W. Schaper, 3D-SiP: the Latest Miniaturization Technology [J], IEEE, 2008.[6]GOH K S, ZHONG Z W. Investigation of ultrasonic vibrations of wire-bonding capillaries [J].[7]Package and Chip-Level EMI/EMC Structure Design, Modeling and Simulation. E. Diaz-Alvarez,J.P. Krusius[C]. 1999 Electronic Components and Technology Conference .1999.[8]Lap Wai Leung et al. Stacked multi-chip package with EMI shielding[P]. US 20080067656A1。
叠层芯片封装技术与工艺探讨一、引言现代便携式电子产品对微电子封装提出了更高的要求，其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展，芯片叠层封装（stacked die package）是一种得到广泛应用的三维封装技术，叠层封装不但提高了封装密度，降低了封装成本，同时也减小了芯片之间的互连导线长度，从而提高了器件的运行速度，而且通过叠层封装还可以实现器件的多功能化，初级的3D芯片叠层封装就是把多个芯片在垂直方向上累叠起来，利用传统的引线封装结构，然后再进行封装。
由于这种结构的特殊性，芯片和基板之间，芯片和芯片之间的互连是叠层封装的关键，现在普遍是以引线键合方式实现叠层封装的互连，其方式主要有2 种：一种是金字塔型的叠层封装，使用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合；另一种是使用大小相同的芯片，通过在上下层芯片之间加入一层芯片（spacer）以便于下层芯片的引线键合，垫片是一块面积比上下层芯片小的普通硅片，使用这两种结构都可以制造出多层芯片的叠层封装。
为避免对现有工艺进行大的改动，叠层封装一般通过减薄芯片的厚度来保证总的封装厚度不变，但是芯片厚度的减少会造成芯片刚度减少，易于变形，在热处理过程中芯片内应力集中点甚至会造成芯片的破坏，此外，由于塑封料厚度的减小，阻止水汽侵入芯片和塑封料界面的能力减弱，水汽的侵入会促使裂纹的产生和扩展。
本文就LQFP系列3D封装在实际生产过程中所遇到的问题及解决方案进行了详细的阐述。
二、超薄圆片减薄及划片传统的MOS集成电路一般都是表面型器件，功耗小，无需考虑散热问题，所以对芯片厚度要求不高，芯片厚度主要由塑封体厚度而定，除了QFP、SOP 等扁平封装因受塑封体厚度限制，芯片厚度一般为300μm左右，其余芯片厚度一般为400μm左右，然而3D封装芯片厚度一般为200μm以下，这就必须考虑减薄后圆片的翘曲以及划片崩裂等问题。
2.1.薄圆片减薄后圆片翘曲成因及对策2.1.1.翘曲原因实践证明，减薄后，圆片翘曲主要是由机械切削造成的损伤层引起，这是因为，硅材料片是单晶硅片，硅原子按金刚石结构周期排列，而背面减薄就是通过机械切削的方式对圆片背面进行切削，切削必然会在圆片背面形成一定厚度的损伤层，损伤层的厚度与砂轮金刚砂直径成正比，背面损伤层的存在，破坏了圆片内部单晶硅的晶格排列，使圆片的内部存在较大的应力，当圆片很薄时，使圆片自身抗拒上述应力的能力就很弱，体现在外部，就是圆片翘曲，圆片翘曲与粗糙度、砂轮金刚砂直径及圆片直径成正比，另外，圆片厚度越大，圆片自身抗拒内部应力的能力越强。
2.1.2.3D封装减薄技术和传统封装减薄技术的差别机械切削是常规的背面减薄技术，一般分为两阶段：即前段粗磨和后段细磨两部分，由于细磨后圆片比较光滑，并且细磨砂轮金刚砂直径一般在20μm以下，细磨时容易产生较高的热量，所以，细磨切削量都较小，一般小于40μm，图1为减薄示意图。
在传统的MOS集成电路封装中，由于圆片厚度较厚，一般无须考虑背面减薄造成的背面损伤，粗磨一般选用金刚砂颗粒直径大于40μm，粗磨形成的损伤层大约为20μm左右，粗糙度约为1.5μm，细磨一般选用金刚砂颗粒直径小于20μm的砂轮，其损伤层大约为5μm左右，粗糙度约为0.5μm，由于后段细磨砂轮较粗，因此在圆片内部存在较大的应力，利用此工艺加工的Φ150mm（6英寸）圆片，如果完工厚度是400μm，翘曲度可达200μm左右，但是由于传统的MOS集成电路圆片较厚，一般还不会影响后序工序加工，也不会影响电路性能。
然而3D封装中芯片厚度一般在200μm以下，如果还采用上述减薄工艺，如果完工厚度是200μm，Φ200mm（8英寸）圆片翘曲度可达1500μm以上，由于其脆性较强，在交接转运过程中易受振动或外力的损伤，影响成品率，并且因背面加工的粗糙度偏高，这样的高低不平纹路，造成应力集中，使后续工艺划片，装片时产生隐含的裂纹，其结果影响产品的可靠性。
为适应3D封装芯片加工，后段细磨改用直径更小的金刚砂颗粒使其粗糙度小于0.2μm，造成的背面损伤层小于2μm左右，虽然采用此工艺可以去除粗磨阶段形成的大部分损伤层，减小表面的粗糙度，达到较好的镜面效果，但细磨自身也会造成一定的损伤，造成圆片翘曲。
利用此工艺加工的Φ200mm（英寸）圆片，如果完工厚度是200μm，翘曲度达到180μm左右。
图2分别是使用不同砂轮减薄后，200倍显微镜下圆片的背面情况，可看出金刚砂颗粒较大的砂轮加工的圆片背面有较大的损伤，粗糙度随颗粒直径的增长依次增大，而使用金刚砂颗粒小于6μm砂轮粗糙度明显小，基本达到了镜面效果。
图3、4是Φ200mm圆片分别用不同砂轮减薄到200μm，圆片的翘曲情况对比。
2.1.3.对策从圆片翘曲的成因上看，减少机械切削造成的损伤层是减少减薄后圆片翘曲的关键，所谓3D封装中的减薄技术有别于过去的减薄技术，就在于砂轮的选择，即选择合适的砂轮，最大限度地减少机械切削造成的损伤层，降低翘曲度。
2.2.薄圆片划片崩裂的成因及对策3D薄圆片划片主要问题是崩裂问题，如图5所示，如果崩裂严重，会造成芯片缺角，芯片直接报废；如果崩裂较轻微，裂纹没有碰及铝线，该缺陷不易被发现，但是会影响封装后IC的可靠性，相比两种情况，后者的后果更为严重。
2.2.1.崩裂成因划片刀刃口是金刚砂颗粒粘合而成，呈锯齿状，金刚砂的暴露量越大，划片刀就越锋利，在划片过程中，划片刀刃口的金刚砂颗粒不断的被磨损、剥落和更新，以保证刃口锋利，得到较好的切割效果，如图6所示，划槽边缘较光滑。
如果被磨损金刚砂颗粒没有及时更新，导致划片刀变钝，切割温度过高，即所谓划片刀过载，会产生正反面崩片，由于切割时圆片正面所受压力小于反面，且正面直接被水冲洗冷却效果好，所以崩片一般背面较正面更严重，崩片表现在正面，一般就是划槽毛刺较大，如图7所示，崩片表现在反面，即背崩现象，如图8所示，如果圆片较厚，背崩一般不会影响正面有效电路区，如果圆片较薄，背崩就可能延伸到圆片正面，发生崩裂，如图9所示。
2.2.2.崩裂对策从上面分析可知，崩裂的这些原因是划片刀过载，那么如果能很好的解决划片时划片刀过载问题，就能有效的控制崩裂问题。
在切割厚度230μm以上的圆片时，由于划片刀的自修正，即金刚砂颗粒不断被磨损、剥落和更新，崩片问题能及时修正，除非划片槽内金属、测试图新过多，则需要更换特殊划片刀，这里不多介绍，然而，在切割厚度230μm以下的圆片时，由于圆片很薄，并且很脆，背崩就可能延伸到圆片正面，发生崩裂，所以在加工3D薄圆片时，必须解决崩裂问题。
a)单刀切割工艺由于选用的是低强度结合剂和低金刚砂密度的划片刀，所以划片过程中金刚砂颗粒很容易剥落和更新，以保证刃口锋利，另外，金刚砂颗粒较细，所以正面切割槽毛刺较小，但当划片槽内金属、测试图形过多，或圆片背面复杂，例如经过刻蚀等，利用此工艺，背面切割槽边会有较多细微崩口。
b)双刀STEP切割工艺就是用两种不同的划片刀，进行开槽切割。
即先用一把刀在圆片表面开一定深度的槽，再用另一把刀切穿圆片，如图10所示。
开槽划片刀选用金刚砂颗粒较小、中等强度结合剂和中等金刚砂密度，由于较小的颗粒容易在切割时从刀片上剥落，保持刀片的锋利，并且切割较浅，冷却效果好，所以不会发生过载现象，作用是去除划片槽内的金属、测试图形等。
由于划片槽内的金属、测试图形等已被去除，划片槽只剩单晶硅，所以切穿划片刀使用标准的划片刀即可。
当Φ200mm 甚至Φ300mm圆片上划槽向150μm以下发展时，上述工艺就无法满足工艺要求，更先进的减薄划片工艺，背面减薄后，去除残留缺陷、释放应力的先进和后处理技术是必须的，目前背面减薄后额外的后处理技术一般有3种：化学机械抛光、干刻蚀和化学湿刻蚀；同时更加先进的划片工艺也逐渐发展起来，例如采用水刀激光（喷水波导激光束法）划片技术，就可以避免产生上述的损伤，同时有效地去除所有的熔化残渣，并且可以使切口的边缘迅速冷却，边缘的热损伤区几乎可以忽略不计。
大尺寸薄芯片是下一代超大规模集成电路的必经之路。
目前国际上Φ300mm、厚度100μm的圆片已量产；且已具备Φ300mm、厚度50μm的圆片的加工能力；有的已向20μm发展。
因此一些传统封装工艺已无法满足日新月异的发展，必须进行创新，只有通过开发新工艺、新的封装形式，才能跟上超大规模集成电路的发展步伐。
三、薄裸芯片贴装3D产品是有两个以上芯片封装在一个LQFP系列的塑封体内，它是将第一个芯片装在引线框的底座上，然后第二个芯片装在第一个芯片的上面；在内引线连接时有芯片到芯片的引线连接，也有芯片到内引线的连接（图11），因此对装片提出了较高的要求。
根据3D产品的特点，我们制定了下面的工艺方向：3.1.确定芯片的厚度和划片膜的选用一般情况下，对于直插式的DIP封装，其塑封体比较厚，大概在4mm左右，因此封在塑封体内的芯片厚度为400μm，表面贴装的SOP/QFP/等封装，其塑封体的厚度一般为2mm左右，因此封在塑封体内的芯片厚度为300μm，对于LQFP系列封装，其塑封体的厚度更薄，为1.4mm左右，如果是普通单芯片封装，其芯片的厚度应该为300μm就可以了，但3D的LQFP64由于是双芯片叠层装片，考虑到引线框的小岛平面到塑封体顶部的距离只有0.81mm，金丝顶部到塑封体顶部要有100μm的空间，因此我们将每种芯片的厚度定位小于200μm。
在芯片厚度小于200μm情况下，由于芯片尺寸较大，因此芯片的强度就降低，它能承受的外力比较小，为减少装片时芯片的所受到的力，必须选用粘接力较小的划片膜。
3.2.提高装片位置的精度LQFP系列的3D产品，键合的引线比较多，而且有芯片上的键合点到另一个芯片上的键合的金丝连线，要保证键合的质量，就比较必须提高装片的精度，为提高装片的精度，我们从装片的过程来考虑：（1）在吸芯片的位置，用单根顶针顶芯片使芯片容易倾斜，而影响装片的精度，因此我们采用多顶针，将多跟顶针的高度调整在同一高度，使所有顶针的端部形成一个平面，这样装片就可以提高装片的精度；（2）在装芯片的位置，原来是用滴胶方式装片，这样不能保证芯片的平整度，改用写胶的方式，它可以保证芯片和胶的接触过程中，芯片在胶上尽量少位移，从而确保装片位置的精度。
3.3.芯片粘接材料的选择第一层芯片直接和引线框小岛接触，采用普通的工艺即可，用导电胶来粘接，但对于第二层芯片的背面要和第一层芯片的正面接触，如果采用导电胶的话，会在两芯片间形成一个大的寄生电容，该电容的介质层厚度为第一层芯片表面的钝化层厚度，由于该厚度较小，所以寄生电容较大，为此，第二层芯片和第一层的粘接材料，我们采用绝缘胶，并且将厚度控制在30－40μm，这样就增大了寄生电容介质层的厚度，从而降低了寄生电容，另一方面，两层芯片之间如果用导电胶粘接的话，在第一层芯片表面钝化层有缺陷时就会形成电通路而使电路报废，所以从这一点来说，第一层和第二层芯片的粘接用绝缘胶最好。
