当前位置：文档之家 › 重庆大学通信工程学院EDA课设——温度检测

重庆大学通信工程学院EDA课设——温度检测

  • 格式：docx
  • 大小：56.59 KB
  • 文档页数：5

控制核心及温度接收模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity zs4184_tem_kong isport(clk:in std_logic;reset:in std_logic;sda:inout std_logic;scl:inout std_logic;NUM_MS:out std_logic_vector(8 downto 1);NUM_LS:out std_logic_vector(8 downto 1));end zs4184_tem_kong;architecture behav of zs4184_tem_kong is type state is(prepare,start,transmit_slave_address1,check _ack,transmit_pointer_byte1,r1check_ack,res tart,transmit_slave_address2,r2check_ack,rea d_MS,ACK,read_LS,NACK,stop);signal current_state:state;signal MS:std_logic_vector(8 downto 1); signal LS:std_logic_vector(8 downto 1); beginprocess(clk,reset)variable cnt:std_logic_vector(6 downto 0):="0000000";variable cnt1:integer range 0 to 8:=8;variable count1:integer range 0 to 40:=0;variableslave_address1:std_logic_vector(8 downto 1);variableslave_address2:std_logic_vector(8 downto 1);variable pointer_byte:std_logic_vector(8 downto 1);beginif reset='0' thencount1:=0;cnt:="0000000";cnt1:=8;sda<='1';scl<='1';current_state<=prepare;slave_address1:="10010000";--从机地址。

主机发送数据slave_address2:="10010001";--从机地址。

主机接收数据pointer_byte:="00000000";--温度寄存器elsif clk'event and clk='1' thencase current_state iswhen prepare=>cnt:=cnt+1;if cnt="0000100"thencnt:="0000000";current_state<=start;elsecurrent_state<=prepare;end if;when start=> --起始信号count1:=count1+1;case count1 iswhen 1=>sda<='1';when 2=>scl<='1';when 3=>sda<='0';when 4=>scl<='0';when10=>count1:=0;current_state<=transmit_slav e_address1;when others=>null;end case;when transmit_slave_address1=> --从机地址。

主机发送数据count1:=count1+1;case count1 iswhen1=>sda<=slave_address1(cnt1);when 2=>scl<='1';when4=>cnt1:=cnt1-1;count1:=0;scl<='0';if cnt1=0 thencnt1:=8;current_state<=check_ack;elsecurrent_state<=transmit_slave_address1 ;end if;when others=>null;end case;when check_ack=> --应答count1:=count1+1;case count1 iswhen 1=>sda<='Z';when 2=>scl<='1';when 4=>current_state<=transmit_pointer_byte1;scl<='0';count1:=0;when others=>null;end case;when transmit_pointer_byte1=> --温度寄存器count1:=count1+1;case count1 iswhen1=>sda<=pointer_byte(cnt1);when 2=>scl<='1';when 4=>cnt1:=cnt1-1;count1:=0;scl<='0';if cnt1=0 thencnt1:=8;current_state<=r1check_ack;elsecurrent_state<=transmit_pointer_byte1;end if;when others=>null;end case;when r1check_ack=> --应答count1:=count1+1;case count1 iswhen 1=>sda<='Z';when 2=>scl<='1';when 4=>current_state<=restart;scl<='0';count1:=0;when others=>null;end case;when restart=> --重新开始，改变方向count1:=count1+1;case count1 iswhen 1=>sda<='1';when 2=>scl<='1';when 3=>sda<='0';when 4=>scl<='0';when10=>count1:=0;current_state<=transmit_slav e_address2;when others=>null;end case;when transmit_slave_address2=> --从机地址。

主机接收数据count1:=count1+1;case count1 iswhen1=>sda<=slave_address2(cnt1);when 2=>scl<='1';when 4=>cnt1:=cnt1-1;count1:=0;scl<='0';if cnt1=0 thencnt1:=8;current_state<=r2check_ack;elsecurrent_state<=transmit_slave_address2 ;end if;when others=>null;end case;when r2check_ack=> --yingdacount1:=count1+1;case count1 iswhen 1=>sda<='Z';when 2=>scl<='1';when4=>current_state<=read_MS;scl<='0';count1:=0;when others=>null;end case;when read_MS=> --读高位count1:=count1+1;case count1 iswhen 1=>sda<='Z';when 2=>scl<='1';when3=>NUM_MS(cnt1)<=sda;when4=>cnt1:=cnt1-1;count1:=0;scl<='0';if cnt1=0 then cnt1:=8;current_state<=ACK;elsecurrent_state<=read_MS;end if;when others=>null;end case;when ACK=> --主机应答count1:=count1+1;case count1 iswhen 1=>sda<='0';when 2=>scl<='1';when 3=>scl<='0';when4=>current_state<=read_LS;count1:=0;when others=>null;end case;when read_LS=> --读低位count1:=count1+1;case count1 iswhen 1=>sda<='Z';when 2=>scl<='1';when 3=>NUM_LS(cnt1)<=sda;when 4=>scl<='0';when5=>cnt1:=cnt1-1;count1:=0;if cnt1=0 then cnt1:=8;current_state<=NACK;elsecurrent_state<=read_LS;end if;when others=>null;end case;when NACK=> --yingdacount1:=count1+1;case count1 iswhen 1=>sda<='1';when 2=>scl<='1';when 3=>scl<='0';when 4=>current_state<=stop;count1:=0;when others=>null;end case;when stop=> --终止信号--make a stop signalcount1:=count1+1;case count1 iswhen 1=>sda<='0';when 3=>scl<='1';when 10=>sda<='1';when 15=>count1:=0;when others=>null;end case;when others=>scl<='1';sda<='1';end case;end if;end process;end behav;转码电路：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity zs4184_zhuanma isport(clk:in std_logic;MS,LS:in std_logic_vector(7 downto 0); sign:out std_logic_vector(3 downto 0); shiwei:buffer std_logic_vector(3 downto 0); gewei:buffer std_logic_vector(3 downto 0); xwei_1:buffer std_logic_vector(3 downto 0); xwei_2:buffer std_logic_vector(3 downto 0); xwei_3:buffer std_logic_vector(3 downto 0)); end zs4184_zhuanma;architecture behav of zs4184_zhuanma is signal reg:std_logic_vector(10 downto 0); signal Decimal_value:integer range -1024 to 1024;signal De:integer range -1024 to 1024; signal gewei1:integer range 0 to 9;signal shiwei1:integer range 0 to 9;signal xiaoshu:integer range 0 to 9;beginreg<=MS&LS(7 downto 5);process(Decimal_value)beginif reg(10) ='0' thenDecimal_value<=conv_integer(reg(9 downto 0));sign<="1111";elsif reg(10)='1' thenDecimal_value<=1024-conv_integer(reg(9 downto 0));sign<="1010";end if;end process;process(Decimal_value)beginDe<=Decimal_value/ 8;xiaoshu<=Decimal_value mod 8;gewei1<=De mod 10;shiwei1<=De/10;end process;process(gewei1,shiwei1,xiaoshu) begincase shiwei1 iswhen 0=> shiwei<="0000";when 1=> shiwei<="0001";when 2=> shiwei<="0010";when 3=> shiwei<="0011";when 4=> shiwei<="0100";when 5=> shiwei<="0101";when 6=> shiwei<="0110";when 7=> shiwei<="0111";when 8=> shiwei<="1000";when 9=> shiwei<="1001";when others=> shiwei<="1010";end case;case gewei1 iswhen 0=> gewei<="0000";when 1=> gewei<="0001";when 2=> gewei<="0010";when 3=> gewei<="0011";when 4=> gewei<="0100";when 5=> gewei<="0101";when 6=> gewei<="0110";when 7=> gewei<="0111";when 8=> gewei<="1000";when 9=> gewei<="1001";when others=> gewei<="1010";end case;case xiaoshu iswhen 0=> xwei_1<="0000";xwei_2<="0000";xwei_3<="0 000"; --0when 1=> xwei_1<="0001";xwei_2<="0010";xwei_3<="0 101";--0.125when 2=> xwei_1<="0010";xwei_2<="0101";xwei_3<="0 000";--0.25when 3=> xwei_1<="0011";xwei_2<="0111";xwei_3<="0 101";--0.375when 4=> xwei_1<="0101";xwei_2<="0000";xwei_3<="0 000";--0.5when 5=>xwei_1<="0110";xwei_2<="0010";xwei_3<="0 101";--625when 6=> xwei_1<="0111";xwei_2<="0101";xwei_3<="0 000";--0.75when 7=> xwei_1<="1000";xwei_2<="0111";xwei_3<="0101";--0.875whenothers=>xwei_1<="1010";xwei_2<="1010";xw ei_3<="1010";end case;end process;end behav;。

合集下载

重庆大学EDA课程设计-EDA课程设计-vhdl语言-12.24小时时钟-乐曲播放电路-函数信号发生器

重庆大学EDA课程设计-EDA课程设计-vhdl语言-12.24小时时钟-乐曲播放电路-函数信号发生器

附录一、12/24小时数字时钟VHDL设计1，系统顶层逻辑图：时序仿真波形管脚定义以及锁定2，分频模块。

①各个分频模块的模块图：②，分别对应的仿真波形：③50mhz分频至1k模块代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_divto1k isport(clk50m:in std_logic;clk1k:out std_logic);end wh4574_divto1k;architecture behav of wh4574_divto1k issignal count1:std_logic_vector(14 downto0);signal count2:std_logic;signal co:std_logic;beginprocess(clk50m)beginif clk50m'event and clk50m='1' thenif count1="110000110100111" thencount1<="000000000000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk1k<=count2;end behav;50mhz分频至2k模块代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_divto2k isport(clk50m:in std_logic;clk2k:out std_logic);end wh4574_divto2k;architecture behav of wh4574_divto2k issignal count1:std_logic_vector(13 downto0);signal count2:std_logic;signal co:std_logic;beginprocess(clk50m)beginif clk50m'event and clk50m='1' thenif count1="11000011010011" thencount1<="00000000000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk2k<=count2;end behav;1k分频至5hz代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_div1kto5 isport(inclk1k:in std_logic;clk5hz:out std_logic);end wh4574_div1kto5;architecture behav of wh4574_div1kto5 is signal count1:std_logic_vector(6 downto 0);signal count2:std_logic;signal co:std_logic;beginprocess(inclk1k)beginif inclk1k'event and inclk1k='1' thenif count1="1100011" thencount1<="0000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk5hz<=count2;end behav;5分频代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wh4574_div_5 isport(clk:in std_logic;q:out std_logic);end wh4574_div_5;architecture behav of wh4574_div_5 is signal count:std_logic_vector(2 downto 0); beginprocess(clk)beginif clk'event and clk='1' thenif count="100"thencount<="000";q<='1';elsecount<=count+1;q<='0';end if;end if;end process;end behav;。

eda

eda

课程设计说明书学生姓名:张燕学号：0906220220学院:信息工程学院班级: 通信092题目:指导教师：职称:年月日一 摘 要基于FPGA 的调制和解调数字信号的方法有多种，包括2ASK 、2FSK 、2PSK 等，本文基于FPGA 芯片，采用VHDL 语言，利用层次化、模块化设计方法，提出了一种2FSK 调制解调器的实现方法。

仿真结果表明此设计方案是可行的，系统具有较高的实用性和可靠性。

二 引言随着通信理论和计算机技术的发展，数字信号的调制、解调和识别是高科技的发展趋势。

调制解调效果的好坏直接关系着通信系统的性能。

而数字解调技术的关键在于瞬时幅度，瞬时频率和瞬时相位参数的准确估计。

基带数字信号在远距离传输，特别是在有限带宽的高频信道如无线或光纤信道上传输时，必须对数字信号进行载波调制。

数字信号对载波频率调制称为频移键控即FSK 。

FSK 是用不同频率的载波来传送数字信号，是信息传输中使用较早的一种调制方式。

它的主要特点是：抗干扰能力较强，不受信道参数变化的影响，传输距离远，误码率低，抗噪声与抗衰减的性能较好，实现起来较容易等。

在中低速数据传输中，特别是落信道中传输数据时，有着广泛的应用。

但传统的FSK 调制解调器采用"集成电路+连线"的硬件实现方式进行设计，集成块多、连线复杂且体积较大，特别是相干解调需要提取载波，设备相对比较复杂，成本高。

基于FPGA 的2FSK 调制和解调设计过程采用VHDL 语言实现，设计灵活、修改方便，具有良好的可移植性及产品升级的系统性。

三 系统设计 （一）FSK 信号调制 1、 FSK 信号调制原理频移键控即FSK 主要通过数字基带信号控制载波信号的频率来传递数字信息。

在二进制情况下，"1"对应于载波频率W 1,"0"对应于载波频率W 2，但是二者振幅和初始相位不变，表达式为⎭⎬⎫⎩⎨⎧++=)sin()cos()(2211φφt w A t w A t s式中A 为常数表示码元的包络是矩形脉冲。

感温光纤测温系统操作手册课件

感温光纤测温系统操作手册课件


配置网络连接
设置正确的网络参数，确保软 件能够正常连接到服务器。
系统参数设置
根据实际需求，配置系统参数 ，如温度范围、报警阈值等。
系统调试与校准
开机自检
启动系统后，进行开机自检， 确保所有设备正常工作。
温度校准
使用标准温度计对系统进行温 度校准，确保测量准确度。
功能测试
测试系统的各项功能，如温度 实时监测、报警、数据记录等 。
定期检查设备软件更新，并按照提示 进行软件升级。
参加制造商提供的培训或在线课程， 学习新功能和操作方法。
硬件升级
根据需要，对设备的硬件进行升级， 以提高性能或兼容性。
06
安全注意事项
操作安全规范
01
操作前应仔细阅读本操 作手册，确保熟悉所有 操作步骤和注意事项。
02
操作时应穿着适当的防 护装备，如防静电工作 服、防滑鞋等，以保障 人身安全。
01
报警设置
02
根据实际需求，设置温度报警阈值。
03
可配置报警方式，如声光电等多种形式。
报警设置与处理
01
报警处理
02
03
04
当温度超过报警阈值时，触发 报警机制。
报警信息实时显示在操作界面 上。
操作人员需根据报警信息及时 处理异常情况。
数据存储与导
数据存储
01
可根据需要配置数据存储周期和存储方式 。
性能优化
根据测试结果，对系统进行必 要的性能优化和调整。
04
操作流程
开机与关机操作
开机操作 打开电源开关，确保系统供电正常。
等待系统自检完成，检查各模块是否正常工作。
开机与关机操作
确认系统无异常后，进入操作界面。 关机操作 退出操作界面，关闭系统软件。
温度测量与控制电路设计

温度测量与控制电路设计

目录第1章摘要 (1)第2章设计目的与意义 (2)第3章案论证与确定 (3)3.1系统方案的确定 (3)3.1.1方案一 (3)3.1.2方案二 (3)3.2测量显示方案的确定 (4)3.2.1方案一 (4)3.2.2方案二 (5)3.3 温度传感模块 (5)3.3.1方案一 (5)3.3.2方案二 (6)3.4 数字显示与温度范围控制模块 (9)3.4.1 A/D转换部分 (9)3.4.2 控制温度设定与温度超限判断部分有两种方案： (10)第4章系统工作原理分析 (12)4.1 AD转换 (12)4.2 码制的转换 (14)4.3译码显示 (17)4.4 控制温度设定 (18)4.5 温度超限判断 (20)总结 (22)参考文献 (23)第1章摘要温度测量与控制电路是在实际应用中相当广泛的测量电路。

本次设计主要运用基本的测控技术知识及其基本的温度传感器知识，从基本的单元电路出发，实现了温度测量与控制电路的设计。

总体设计中的主要思想：一、达到设计要求；二、尽量应用所学知识；三、设计力求系统简单可靠，有实际价值。

温度传感选用高精度摄氏温度传感器LM35进行数据采集，通过UA741芯片构成同相比例器实现放大。

AD转换部分使用集成芯片AD5740；二进制到8421BCD码的转换用EEPROM 281024实现；显示译码部分用4511和七段数码管实现；温度控制范围设定采用数字设定方式，用十进制加计数器74LS160和锁存器74LS175实现；温度的判断比较通过数值比较器74LS85的级联实现。

声光报警利用555定时器构成多谐振荡器组成。

温度控制执行部分采用继电器控制的加热制冷装置来实现。

此模块的存在，提高了该系统在工业上的实用性。

【关键词】温度测量、A/D转换、温度控制、声光报警、译码显示、555定时器第2章设计目的与意义随着电子技术的高速发展，对电子方面人才的要求越来越高，不仅要求其具备相关的专业理论知识，还要求其具有较强的设计、制作等实践动手能力。