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数字电路讲解-第四章

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数字电路4数据选择器及数值比较器

数字电路4数据选择器及数值比较器

S做为第3位地址输入端。
解：如图连接方式， (1)当 A2=0 时， ★ 地址范围：000 ~ 011 ★ 上边选择器工作;通过
地址A1A0从D0~D3中选 择一个数据经Y1输出。 ★ 下边选择器被禁止，输 出Y2为低电平。 (2) 当A2=1时， ★ 地址范围：100 ~ 111
★ 下边选择器工作; 通过地址A1A0 从D4~D7中选择一个数 据经Y2 输出。
例2. 分别用4选1和8选1数据选择器实现逻辑函数
Y AB AC ABC ABC
解：（1）用4选1（四路）数据选择器实现
Y ( A2 A1A0 )D0 ( A2 A1A0 )D1 ( A2 A1A0 )D2 ( A2 A1A0 )D3 ( A2 A1A0 )D ( A2 A1A0 )D5 ( A2 A1A0 )D6 ( A2 A1A0 )D7
(2) 双 “4选1”数据选择器可以提供8个数据输入端； (3) “4选1”数据选择器只有2位地址输入，故需要利用
★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 算术逻辑运算单元 ★ 数值比较器
数据选择器
工作原理：
数据选择器就是在数字信号的传输过程中，从一组 数据中选出某一个送到输出端，也叫多路开关。
又称多路选择器(Multiplexer，简称MUX)或多路开关。
数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.
即可得输出函数
Y
ST'
Y
A A2
74LS151
B A1
C
A0 D0 D1 D2 D3 D4 D5 D6 D7
0
1
卡诺图法求解
解：(1)选择数据选择器 选用 74LS151
《数字电子技术基础》第五版：第四章 组合逻辑电路

《数字电子技术基础》第五版：第四章 组合逻辑电路


74HC42
二－十进制译码器74LS42的真值表
序号 输入
输出
A3 A2 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 000 0 111111111
1 0 001 1 011111111
2 0 010 1 101111111
3 0 011 1 110111111
4 0 100 1 111011111
A6 A4 A2
A0
A15 A13 A11 A9
A7 A5 A3
A1
I7 I6 I5 I4 I3 I2 I1 I00
S
74LS 148(1)
YS
YEE Y2 Y1
Y0
XX
I7 I6 I5 I4 I3 I2 I1 I0
S
74LS 148(2)
YS
YE Y2 Y1
Y0
X
&
G3
&
G2
&
G3
Z3
Z2
Z1
&
G3
0时1部分电路工作在d0a1a0d7d6d5d4d3d2d1d074ls153d22d20d12d10d23d21s2d13d11s1y2y1a1a0在d4a0a1a2集成电路数据选择器集成电路数据选择器74ls15174ls151路数据输入端个地址输入端输入端2个互补输出端74ls151的逻辑图a2a1a02274ls15174ls151的功能表的功能表a2a1a0a将函数变换成最小项表达式b将使能端s接低电平c地址a2a1a0作为函数的输入变量d数据输入d作为控制信号?实现逻辑函数的一般步骤cpcp000001010011100101110111八选一数据选择器三位二进制计数器33数据选择器数据选择器74ls15174ls151的应用的应用加法器是cpu中算术运算部件的基本单元
数字电子技术基础 第4章

数字电子技术基础 第4章


在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器

1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述


数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点


任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法

最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：


1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电路与逻辑设计第四章组合逻辑电路

数字电路与逻辑设计第四章组合逻辑电路

述问题的逻辑表达式。
第四章 组合逻辑电路
设计的一般过程：
●建立给定问题的逻辑描述 ●求出逻辑函数的最简表达式 ●选择器件并对表达式变换 ● 画出逻辑电路图
弄清楚变量及函数，得 到描述给定问题的逻辑 表达式。求逻辑表达式 有两种常用方法，即真
值表法和分析法。
求出描述设计问题的 最简表达式，使逻辑电路 中包含的逻辑门最少且连 线最少。
令： 逻辑变量A、B、C --- 分别代表参加表决的3个成员， 并约定逻辑变量取值为0表示反对，取值为1表示赞成；
逻辑函数 F---- 表示表决结果。F取值为0表示被否定，F 取值为1表示通过。
按照少数服从多数的原则可知，函数和变量的关系是：当3 个变量A、B、C中有2个或2个以上取值为1时，函数F的值为1， 其他情况下函数F的值为0。
注意：在化简这类逻辑函数时，利无关项用随意性往往 可以使逻辑函数得到更好地简化，从而使设计的电路达到更 简！
第四章 组合逻辑电路
例 设计一个组合逻辑电路，用于判别以余3码表示的1 位 十进制数是否为合数。
解 设输入变量为ABCD，输出函数为 F，当ABCD表示 的十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。
目的：了解给定逻辑电路的功能，评价设计方案的优劣， 吸取优秀的设计思想、改进和完善不合理方案等。
一般步骤：
第四章 组合逻辑电路
1．写出输出函数表达式 ；
2．输出函数表达式化简；
3．列出输出函数真值表 ；
4．功能评述 。
第四章 组合逻辑电路
1. 写出输出函数表达式
根据逻辑电路图写输出函数表达式时，一般从输入端开始 往输出端逐级推导，直至得到所有与输入变量相关的输出函数 表达式为止。
数字电子技术基础-第四章-触发器

数字电子技术基础-第四章-触发器

Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q

2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T

D触发器→JK触发器
数字电路第4章(6竞争与冒险现象)_2综述

数字电路第4章(6竞争与冒险现象)_2综述

G1 G2 L=A'A A G1 G2 L=A'+A
A
A A'
A A' L
L
★ 分析：2—4译
码器中的竞争冒险现象
★ 当AB从10->01
时，动态过程 中出现00和11 状态，在Y3和 Y0输出端可能 产生冒险。
*2、检查竞争与冒险现象的方法（1）
一、代数法： (1) 检查是否存在某个变量A，它同时以原变量和 反变量的形式出现在函数表达式中。
★编码器、译码器、数据选择器、数据分配 器、数值比较器和加法器是常用的MSI组合逻 辑部件，学习时重点掌握其逻辑功能及应用。
★数据选择器的作用是根据地址码的要求，从 多路输入信号中选择其中一路输出。 ★数据分配器的作用是根据地址码的要求，将 一路数据分配到指定输出通道上去。
★编码器的作用是将具有特定含义的信息编成 相应二进制代码输出;常用的有二进制编码
关的电路。它在逻辑功能上的特点是：没有存储
和记忆作用；在电路结构上的特点是：由各种门 电路组成，不含记忆单元，只存在从输入到输出
的通路，没有反馈回路。
组合逻辑电路的基本分析方法是：根据给定电 路逐级写出输出函数式，并进行必要的化简和 变换，然后列出真值表，确定电路的逻辑功能。 组合逻辑电路的基本设计方法是：根据给定设 计任务进行逻辑抽象，列出真值表，然后写出输 出函数式并进行适当化简和变换，求出最简表达 式，从而画出最简(或称最佳)逻辑电路。
再加选通脉冲选取输出结果, 即可消除现象。
该方法简单易行，但对选通信号的作用时间和 脉冲宽度有严格的要求。
3、消除竞争与冒险现象的方法
（3） 修改逻辑设计 采用增加冗余项的方法。 在表达式中“加”上多余的“与项”或者“乘” 上多余的“或项”，使原函数不可能在某种条件 下再出现A+A‘和AA’的形式。
(完整版)数字电路基础-阎石第五版-第4章

(完整版)数字电路基础-阎石第五版-第4章


用与或非门实现
AG R 00 01 11 10
01 0 1 0
Z (RAG RAG RAG)
10 1 1 1
4.3 若干常用的组合逻辑电路
§4.3.1 编码器
编码：用二进制代码来表示某一信息（文 字、数字、符号）的过程。
实现编码操作的电路称为编码器。
编
高？低？
码 器
码？
一、二进制编码器 输入端：2n
(A B)CI
AB
S A B CI CO (A B)CI AB
S A B CI CO (A B)CI AB
这是一个全 加器电路
§4.2.2 组合逻辑电路的设计方法
根据实际逻辑问题
步骤：
确定输入、输出 列出真值表
最简单逻辑电路
设计
选择所需
门电路
写出表达式
并简化
画逻辑电路图
根据设
计要求
分析题意，将设计 要求转化为逻辑关
形式变换
系，这一步为设计
组合逻辑电路的根关据键设计所用
芯片要求
例1：设计三人表决电路（A、B、C）。每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。用与非门实现.
解:
1.首先指明逻辑符号取“0”、“1”的含义。三 个按键A、B、C按下时为“1”，不按时为“0”。 输出量为 L，多数赞成时是“1”，否则是“0”。
(( DC A) (DCB) (DCB))
解： Y2 ((DBA)(DC)) DBA DC
Y1 ((DCA)(DCB)(DCB)) DCA DCB DCB
Y0 ((DB)(DC)) DB DC
由真值表知：该电路可用来判别输入的4位二 进制数数值的范围。
数字电路(第四章触发器)

数字电路(第四章触发器)

13
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
数字电子技术基础4

数字电子技术基础4

Q n1 Q n
0 1 0 1
0 1 1 0
每输入一个脉 冲，输出状态 改变一次
T＝1时， 翻转。
Q n1 Q n
如果将T恒接高电平，就构成了一种特殊的触发器T’，它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力，希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里，重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意：在CP的一个变化周期中，触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效； 2)表中*表示：若 R、S 端同时触发， 则在CP回到0后,输出状态不定； 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中，如果要求某些触发器在同一时刻动作，就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号，或时钟信号， 或时钟脉冲，简称时钟，用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意：用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行，否则在SD、RD 返回高电平以后，无法保存预置 的状态。
二. 动作特点
数字电路第四章组合逻辑电路

数字电路第四章组合逻辑电路


(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC




（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
数字逻辑课件第四章组合逻辑电路

数字逻辑课件第四章组合逻辑电路


波形图分析
波形图验证
通过对比理论计算和实验测量的波形 图，可以验证组合逻辑电路的功能是 否正确实现。
通过分析波形图，可以了解电路的工 作过程和特性，如信号的延迟时间、 信号的稳定性等。
组合逻辑电路的功能验证
功能验证方法
组合逻辑电路的功能验证可以通 过对比理论计算和实验测量的结 果来进行，常用的方法有仿真测
数据通路
数据通路是计算机中用于传输和处理数据的电路。数据通路中的组合逻辑电路负责将数据 从内存传输到寄存器，或者从寄存器传输到运算器进行运算，再传输回内存或寄存器存储 。
在通信系统中的应用
调制解调器
调制解调器是通信系统中用于将数字信号转换为模拟信号，或者将模拟信号转换为数字信号的电路。调制解调器中的 组合逻辑电路负责处理数字信号的编码与解码，确保数字信息能够在模拟信道中传输。
组合逻辑电路的基本组成
输入门
用于接收外部输入信号。
组合逻辑元件
如AND、OR、NOT等基本逻辑门，用于实现特定的 逻辑功能。
输出门
将逻辑电路的输出传递给外部设备或下一级电路。
组合逻辑电路的功能描述
80%
真值表
描述输入与输出之间逻辑关系的 表格，列出所有可能的输入状态 和对应的输出状态。
100%
表达式
在控制系统中的应用
01
控制器
控制器是控制系统中用于实现控制算法的电路。控制器中的组合逻辑电
路根据输入的控制信号和设定的控制参数，计算出控制输出信号，以实
现对被控对象的精确控制。
02
比较器
比较器是控制系统中用于比较输入信号与设定阈值的电路。比较器中的
组合逻辑电路根据比较结果输出相应的控制信号，以实现对被控对象的

数字电路第4章(3译码器及应用)_4


出 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0
A0 Y7 Y6 Y5 Y4 Y 3 Y2 Y1 Y0
' ' Y0 A2 A1' A0 m0 ' Y1 A2 A1' A0 m1 ' ' Y2 A2 A1 A0 m 2
0 0 0 0 1 1 1 1
Y2 A3 A2 A1 A0 Y3 A3 A2 A1 A0 Y6 A3 A2 A1 A0 Y 7 A3 A2 A1 A0
Yi mi (i 0 ~ 9)
4线-10线译码器74HC42真值表
输
A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
输入：二进制代码（N位） 输出：2N个，每个输出对应一个最小项。 ★最简单是译码器是2线-4线译码器。 ★输入是三位二进制代码、有八种状态，八个输 出端分别对应其中一种输入状态。因此，又把 三位二进制译码器称为3线—8线译码器。
2线-4线译码器：
2线—4线译码器真值表 输
S' 1 0 0 0 0 A × 0 0 1 1
入
B × 0 1 0 1
输
Y'0 1 0 1 1 1 Y'1 1 1 0 1 1 Y'2 1 1 1 0 1
出
Y'3 1 1 1 1 0
写出各输出函数表达式：
Y0 (SAB) Y1 (SAB) Y2 (SAB)
Y3 (SAB)
Y' 3

数字电路

第四章 数字电路数字电路也是由晶体管等电子元件组成的电路。

数字电路包括数字脉冲电路和数字逻辑电路。

通常说的数字电路是指数字逻辑电路。

数字脉冲电路主要解决脉冲产生、变换、测量的问题。

数字逻辑电路的功能是对数字信号进行运算，确定在矩形脉冲作用下输出与输入之间的逻辑关系。

数字逻辑电路的输入信号和输出信号都是数字信号。

数字逻辑电路的典型信号是矩形波。

数字逻辑电路的输入和输出主要有0态和1态。

正逻辑0态表示低电平状态，1态表示高电平状态；负逻辑0态表示高电平状态，1态表示低电平状态。

数字逻辑电路的逻辑功能可用逻辑代数（布尔代数）描述。

数字电路中的晶体管一般工作在截止状态和饱和状态。

按照有无记忆功能，数字逻辑电路分为组合逻辑电路和时序逻辑电路。

按照集成度，数字逻辑电路分为小规模、中规模、大规模、超大规模集成电路。

第一节 数制与编码数制是表示数值的所使用的数字符号的规则。

编码是将数字符号转换为机器能够直接识别的数码。

一、数的多项式有多种数制。

除十进制数外，常用的还有二进制数、十六进制数和八进制数。

各种进制数N 均可用下列多项式表示：()∑--==mn i iiJJK N 1式中，(N )J 是J 进位制数；J 是进位制，也是进位制的基数；K 是数符，K =0、1、2……(J -1)；J i 位权；i 为序号；n 为(N )J 的整数位数；m 为(N )J 的小数位数。

十进制：多项式为()∑--=⨯=mn i i iKN 11010；基数为10；K =0~9，计10个字符。

例如，(209.24)10=2⨯102+0⨯101+9⨯100+2⨯10-1+4⨯10-2。

二进制：多项式为()∑--=⨯=mn i ii K N 122；基数为2；K =0、1，计2个字符。

例如，(11010.101)2=1⨯24+1⨯23+0⨯22+1⨯21+0⨯20+1⨯2-1+0⨯2-2+1⨯2-3=(28.875)10。

十六进制：多项式为()∑--=⨯=mn i i iKN 11616；基数为16；K =0~9、A ~F ，计16个字符。

数字电子技术基础(第四版)-第4章-组合逻辑电路解析PPT课件


-
54
设计实例2：用2N选一数据选择器实现 N+1个变量的逻辑函数。
设计思想： ①将N个变量接数据选择器的选择输入端（即地址端） ②余下的一个变量作为数据选择器的数据输入端。
-
55
例：用74153实现三变量函数。
F (A ,B ,C ) m (1 ,3 ,5 ,6 )
解一：设B接A1，C接A0。
A
' 0
)
m2
'
...
Y7 ' ( A2 A1A0 ) m 7 '
-
45
-
46
-
47
三、用译码器构成函数发生器P186
例1：
请写出Y的逻辑函数式
Y(Y3'Y4'Y5')' Y3Y4 Y5
m3 m4 m5
m(3, 4,5)
Y A 'B C A B 'C ' A B 'C
-
48
例2：用74138构成下 列函数发生器：
F A 'B 'C A 'B C A B 'C A B C ' 0 B 'C ' ( A ' A ) B 'C A B C ' A 'B C
0 m 0 1 m 1 A m 2 A 'm 3
D 0 m 0 D 1 m 1 D 2 m 2 D 3 m 3
-
56
解二：设A接A1，B接A0。
4）画逻辑图（略）
-
31
三、优先编码器 8线-3线优先编码器
74HC148
-
1、功能表
输入：I 0 ~ I 7 ,共8个输入端

《数字电路-分析与设计》第四章习题及解答2(部分) 北京理工大学出版社

4-15试分析图题4-15所示各电路的逻辑功能。

列出真值表，写出函数表达式。

解： （a ）加中间变量如右图所示：.)()(;;;32413121B A B A B A B A B AG G G B A B AB B G G B A AB A G A G B A G ⊕=+=+++=⋅=+=+=⋅=+=+=⋅=⋅=∴;B A )B A B A (A G A F =+⋅=⋅=41A B A G F =⊕==42⊙B ； ;)(43B A B A B A B B G F =+=⋅=F 1、F 2和F 3的真值表如右所示：由F 1、F 2和F 3的逻辑表达式知，这是一位比较器。

（b ）加中间变量如右图所示： ;;;13121B A B AB B G G B A AB A G A G B A G +=+=⋅=+=+=⋅=⋅= ∴.;12321AB G F B A B A B A G G F ==⊕=+=+=F 1和F 2的真值表如右所示：由F 1和F 2的逻辑表达式知，这是一位半加器。

F 1是和，F 2是进位。

12 （b ）23（a ）112（b ）2 3（a ）14-16图题4-16是一个多功能逻辑运算电路，图中S3、S2、S1、S0为控制输入端。

试列表说明该电路在S3、S2、S1、S0的各种取值组合下F与A、B的逻辑关系。

解：由图写出F关于变量S3、S2、S1、S0、A、B的函数表达式：ABSSBSBAABSF++⊕+=123可以看出，以7与8号之间为分界线，上、下位置对称的函数F互为补函数。

4-19试分析图题4-19所示电路的逻辑功能。

列出真值表，写出函数表达式。

图题4-16F10图题4-19F1F2（a）F（b）解：由图（a ）知：∑∑=+++=⋅⋅⋅==++=⋅⋅=)7,4,2,1(;)6,5,3(01201201201201201201201220120120120120120121m A A A A A A A A A A A A A A A A A A A A A A A A F m A A A A A A A A A A A A A A A A A A FF 1和F 2的真值表如右所示：由图（b ）知：∑=+++++=+++=⋅+⋅+⊕⋅+⋅=)14,12,6,5,3,2(0)(m D C AB D ABC D BC A D C B A D C B A CD B A D AB D BC A D C B A C B AAB B A D C B A C B A F F 的真值表如右所示： 4-21写出图题4-21所示逻辑电路输出函数的最小项之和式与最大项之积式。

数字电路教程4.1

第四章触发器时序电路特点：电路中含有存储单元电路输出由电路输入和电路状态共同决定各中间变量及输出与时间有关输出方程Y = F1（X，Q）驱动方程Z = F2（X，Q）状态方程Q n+1 = F3（X，Q）数字电路中的存储单元---触发器储存1位二值信号的基本逻辑单元触发器的输入----驱动变量触发器的输出----状态变量特点：具有两个可自行保持的稳定状态1和0可以用输入信号将状态设置（改变）为1或0结构分类：基本同步主从边沿功能分类：RS JK D T触发器结构及特点基本RS触发器结构及符号：工作原理分析输入2位：置1端S 置0端R输出2位：正相输出端Q反相输出端Q特性表逻辑式和约束项01=+=+RS QR S Qnn特点：结构简单，直接置位，易受干扰，存在约束项 波形图 例4.2.1同步RS 触发器结构及符号，工作原理分析在基本RS 上增加控制端CP （时钟） 时钟有效期间，等同于基本RS 时钟无效期间，保持原有状态特性表逻辑式和约束项有效101==+=+CP RS QR S Qnn特点：结构简单，CP 无效期间抗干扰CP 有效期间可直接置位，存在约束项 波形图 例4.2.2D 锁存器（同步D ） 结构：将同步RS 的S 与R 端接为单输入信号的正反相工作原理CP 有效期间置位，CP 无效期间保持逻辑式和约束项有效11==+CP DQn特点：单输入端，没有约束CP 有效期间存在干扰主从RS触发器结构及符号：两个同样的同步RS串接，时钟相位相反工作原理分析：主置位时，从保持；从置位时，主保持特点：从触发器只可能在时钟边沿改变，具有抗干扰性主触发器可直接置位，仍然存在干扰与约束问题特性表波形图例4.2.4主从JK触发器结构及符号将主从RS输出作为控制信号接到输入端工作原理：在主触发器置位期间，总有一个输入端被封锁，没有约束特点：每个时钟周期内，主触发器最多只能翻转一次仍然存在干扰问题主从触发器不能直接置位，需通过加设直接置位端进行直接置位。

数字逻辑 第四章 组合逻辑电路

1
1
设楼上开关为A，楼下开关为B，灯泡为Y。并 设A、B闭合时为1，断开时为0；灯亮时Y为1， 灯灭时Y为0。根据逻辑要求列出真值表。
A B 0 1 0 1 Y 0 1 1 0
真值表
0 0 1 1
第四章 组合逻辑电路
2
2
逻辑表达式 或卡诺图
化 简 3
Y A B AB
用与非 门实现
A
已为最简与 或表达式
例2
逻辑图
第四章 组合逻辑电路
A B C 1
≥1
Y1 ≥1 Y3 1 Y
≥1 Y2
Y A B C 1
逻辑表 Y A B 2 达式
Y Y Y Y2 B A B C A B B 3 1
Y Y1 2 B Y 3
最简与或 表达式
Y ABC AB B AB B A B
例 5 设计一个组合逻辑电路，用于判别以余3码表示的1 位十进制数是否为合数。 解 设输入变量为ABCD，输出函数为 F，当ABCD表示 的十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。
因为按照余3码的编码规则，ABCD的取值组合不允许为 0000、0001、0010、1101、1110、1111，故该问题为包含无关 条件的逻辑问题，与上述6种取值组合对应的最小项为无关项， 即在这些取值组合下输出函数F的值可以随意指定为1或者为0， 通常记为“d”。
Y A B AB
& & & &
Y
最简与或 表达式
4
B
逻辑变换
5
用异或 门实现
A
Y A B
=1
Y
逻辑电路图
B
第四章 组合逻辑电路
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Y=？ 看：74LS138
CPU与RAM的连接 译码器
8中取1
?
8K
010:0 0000 0000 0000
:1 1111 1111 1111
CPU
缓存
程序
74LS138 的扩展 如何扩展？
74LS138 的扩展
4-16线译码器 74154
74138 应用
例4-2 试用3-8线译码器同时实现下列逻辑函数 F1 (A,B,C)=∑m（1,2,4,7） F2 (A,B,C)=∑m（3,5,6,7）
作业：
P159-4.3 4.12-1 4.28 4.34
4.13
4.22 4.25-1
谢谢观赏！
2020/11/5
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第四节 数据选择器和分配器 一、数据选择器（MUX--Multiplexer）
从多路平行输入数据中选择某一路作为输出信号的电路
函数表达式
一、 数据选择器
一、 数据选择器
一、 数据选择器
8选1 数据选择器
16选1 数据选择器
一、 数据选择器
一、 数据选择器
一、 数据选择器 应用——实现逻辑函数
输入与输出，当0≤X ≤4时 ，Y=X+1；当5≤X ≤9时 ， Y=X-1，且X不大于9。试设计逻辑电路
1.根据题意，确定输入变量和输出函数的数目，列真值表 2.化简，求函数表达式 3.画出逻辑图
三、组合电路设计 例：用逻辑门设计半加器
三、组合电路设计 例：用逻辑门设计全加器
思考题：计算8bit数据线为1 线的数量
第五节 数码的奇偶产生/校验器 ? 怎1 样1检验奇偶？
0
第五节 数码的奇偶产生/校验器
?
01 1
第五节 数码的奇偶产生/校验器 ?
数据位
Y=1奇；Y=0偶
校验位 奇偶控制位 I=1偶校验 I=0奇校验
第五节 数码的奇偶产生/校验器
级联多，延时大
I=1偶校验 I=0奇校验 A-I偶个1, P=1 A-I奇个1, /P=1
第四章 组合电路 第三节编码器与译码器 一、编码器
在选定的一系列二进制数码中，赋予每个二进制数码 以某一固定含义。 ● 4-2线编码器
●4-2线编码器
一、编码器 ●4-2线编码器
存在问题： 1.不编码时：有输出00 2.多输入时： 输出00 3.扩展： 无法扩展
● 优先编码器
ENα=1使标α的输
第二节逻辑图形符号中的关联记号 一、逻辑非和极性指示符号
注意：在同一张逻辑图上，状态标注法和电平标注法只能选 择其一，不可混用．
在涉及逻辑单元框内的功能时，只有逻辑状态的概念，而且 总是采用正逻辑约定。只有在讨论单元框之间的输入、输出信 号线时，才会有逻辑状态和逻辑电平两种标注法，也才有采用 负逻辑概念的可能性。
解 ：1.求出函数表达式 2.列出真值表 3.根据真值表或逻辑函数表达式确
定电路的逻辑功能
例4-8：已知电路输出F=B（A+C），真值表如图，但经安 装后，测出结果为F’，试诊断其故障。
例4-8：已知电路输出F=B（A+C），真值表如图，但经安 装后，测出结果为F’，试诊断其故障。
试诊断其故障。
并画出电路图
BCD码译码器
BCD码译码器
BCD码译码器
BCD码译码器
BCD码译码器
？
BCD码译码器
？
余3格雷码的形成：看卡诺图
三、其他码变换电路（X/Y） 1.BCD/7SEG译码器
三、其他码变换电路（X/Y） 1.BDC/7SEG译码器
1.BDC/7SEG译码器
1.BDC/7SEG译码器
（低电平有效，适用于 驱动共阳极LED管 ）
BI/RBO: 消隐输入/串 行消隐输出
RBI：串行消隐输入 LT：灯测试输入
1.BDC/7SEG译码器
B0~B3: 译码地址输入 a~g: 字型显示译码输出 BI/RBO: 消隐输入/串行消隐输出 RBI：串行消隐输入 LT：灯测试输入
1.正常工作：V20=0,G21=1
数字电路讲解-第四章
问题：
A、B为输入（按键），输出为C。设计一个电路，当A、 B任意一个有效输入时，C有效输出。
第四章 组合电路 第一节 组合电路的分析与设计 一、组合电路特点
特点：任一时刻输出信号的稳态值，仅取决于该时刻的输入 信号，而与输入信号作用之前电路所处的状态无关。
例:分析如图电路
出有效 Is：输入选通；I7－I0：编码输入；Y2－Y0：编码输出
=1，允许18
YS：输出允许；YEX：允许扩展
动作
● 优先编码器
优先级别/Z关联，大表示优先级别高
Is：输入选通；I7－I0：编码输入；Y2－Y0：编码输出 YS：输出允许；YEX：允许扩展
● 优先编码器
2的幂指数 Is：输入选通；I7－I0：编码输入；Y2－Y0：编码输出 YS：输出允许；YEX：允许扩展
解 ：1.求出函数表达式 2.列出真值表 3.根据真值表或逻辑函数表达式确定电路的逻辑功能
第四章 组合电路 第一节 组合电路的分析与设计 二、组合电路分析
分析步骤 1.根据电路求出函数表达式 2.列出真值表 3.根据真值表或逻辑函数表达式确定电路的逻辑功能
(目的：就是求输出与输入的关系)
例:分析如图电路
发：D7-D0为偶，I=1， /P发=1 收：I=1，/P收=1， D7-D0为偶
发：无论奇偶，收：/P=1
I=1偶校验 I=0奇校验 A-I偶个1, P=1 A-I奇个1, /P=1
第六节 用功能器件设计组合电路 例4-11 某竞赛由四位裁判通过投票决定成功与否，若判成功
至少需要三票；若是两票赞成两票反对，则竞赛必须重来； 其它情况为失败。 解1.根：据设题输意入，：确A、定B输、入C变、量D为和四输位出裁函判数的的投数票目结，果列，真值表 2.化简1，为求赞函同数，表0为达反式对 3.画出输逻出辑：图F1=成功、F2=重试、F3=失败
第二节逻辑图形符号中的关联记号 一、逻辑非和极性指示符号
逻辑
电平
逻辑非符号是个小圆圈，当它标在符号框外输入（或输出） 端处时，就表示该输入（或输出）处的内部逻辑状态与外部逻 辑状态相反
极性指示符号是半空心箭头，当它示在符号框外输入（或输 出）端处时，就表示该输入（或输出）处的内部“1”状态与外 部逻辑电平L（低电平）相对应，内部“0”状态与外部逻辑电平 Ｈ（高电平）相对应，同时空心箭头的指向还表示信息流方向
数据选择器应用实例 应用——模拟波形发生器（CMOS型多路开关）
第四节 数据选择器和分配器
第四节 数据选择器和分配器 二、数据分配器（DMUX--Demultiplexer）
将单路数据分送到若干路中某一路的电路。
二、数据分配器
二、数据分配器
分配器 选择器
二、数据分配器
第五节 数码的奇偶产生/校验器
例4-3 试用MUX实现逻辑函数 F(A,B,C)= AB+BC+ CA
例4-4 试用一片8选1 MUX实现逻辑函数 F(A,B,C,D)=∑m(0,4,5,6,9,10,14)
方法一：代数法 A作为数据位 方法二：降维法
数据选择器应用实例 应用——多路信号发生器
数据选择器应用实例 应用——序列产生器
第三节编码器与译码器 二、译码器
译码是编码的逆过程，将输入的每个二进制代码赋予 的含义“翻译”过来，给出相应的输出信号。 ● 二进制 2-4线译码器――74LS139
输出函数
二、译码器
SA1A0
注意：原变量的取处
二、译码器
看：74LS139
如何扩展？
二、译码器 3-8线译码器――74LS138
1. 真值表
第六节 用功能器件设计组合电路
输入：1为赞同，0为反对 输出：F1=成功、
F2=重试、 F3=失败
1. 真值表
第六节 用功能器件设计组合电路 1.真值表 2.逻辑函数
3.电路图
第六节 用功能器件设计组合电路 1.真值表 2.逻辑函数 3.电路图
需要3个 如果用数据选择器？
第七节 组合电路中的竞争冒险
第二节逻辑图形符号中的关联记号 二、逻辑图形符号中的关联记号
二、逻辑图形符号中的关联记号
真值表
二、逻辑图形符号中的关联记号
二、逻辑图形符号中的关联记号
二、逻辑图形符号中的关联记号
二、逻辑图形符号中的关联记号 例 写出如图电路的输出逻辑函数
二、逻辑图形符号中的关联记号 例 写出如图电路的输出逻辑函数
1.BDC/7SEG译码器
1.BDC/7SEG译码器
1.BDC/7SEG译码器
LT
BI
灯测试、显示、熄灭、整数前为0、小数后为0的显示控制
2. 二进码—格雷码变换器
2. 二进码—格雷码变换器
2. 二进码—格雷码变换器
2. 二进码—格雷码变换器 G→B的逻辑，B=？
2. 二进码—格雷码变换器
第五节 数码的奇偶产生/校验器 实际应用
奇
P P
D7-D0为奇，I=1，/P=0 D7-D0为偶，I=1，/P=1 无论哪种，传输线上为奇
I=1偶校验 I=0奇校验 A-I偶个1, P=1 A-I奇个1, /P=1
第五节 数码的奇偶产生/校验器 实际应用
奇
P P
发：D7-D0为奇，I=1， /P发=0 收：I=0，/P收=1， D7-D0为奇
1.BDC/7SEG译码器
1.BDC/7SEG译码器
1.BDC/7SEG译码器
1.BDC/7SEG译码器
103.406 如何区3分.4？
如何控制？
.400
1.BDC/7SEG译码器
灯测试 灯灭
1.BDC/7SEG译码器