数字电子电路课件第四章4.1汇编
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数字电子电路课件第四章(4)
十进制数 8421BCD码
6+7=13
0110 + 0111
1101 + 0110 1, 0011
十进制数 8421BCD码
逢16进一
8+9=17
1000 + 1001 1, 0001 + 0110 1, 0111
4位二进制码相加有进位信号CO时，必须加6（0110） 进行修正。
精选ppt
8
F＝CO+F3F2F1F0 +F3F2F1F0 +F3F2F1F0 + F3F2F1F0
0 0 1 1 1 1 1精选p1pt 1
Y2 Y1 Y0 YEX YS
1111 1 1111 0 0000 1 0010 1 0100 1 0110 1 1000 1 1010 1 1100 1 1 1 1 0 1 14
0 1 2 3 4 5 6 7 ST
0 1 2 3 4 5 6 7 EN HPRI/BIN 低位片
组合逻辑电路的特点：
1．是多输入多输出的电路。 其模拟框图为
x1
x2 x3
组合逻辑电路
z1 z2 z3
xn
zm
…
… …
Z1 = f1（x1，x2，…，xn） Z2 = f2（x1，x2，…，xn）
Zm = fm（x1，精x选2p，pt …，xn）
1
2．输出仅由当前时刻的输入情况决定，而与该时刻以前 的输入无关。
被加数 加数
8 4
3
CO
2P 10
8 4
3
3 F3 F2
F1
2 Q 0 F0
10
CI
1
8 4
3
CO
数字电子技术基础第4章数字电子技术基础课件
基本RS触发器的特性表
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 不用 不用
基本RS触发器的简化特性表
R S Qn+1 注
0 0 1 1
0 1 0 1
Qn 1 0
不用
保持 置1 置0 不允许
(4-13)
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
16
+VCC
Q1
Q2
Q3
Q4
R
(4-22)
4.2
同步触发器
在数字系统中，如果要求某些触发器在同一时刻动 作，就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号，或时钟信号，或时钟 脉冲，简称时钟，用CP (Clock Pulse) 表示。 CP－控制时序电路工作节奏的固定频率的脉冲信号， 一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器，或 时钟触发器，触发器状态的改变与时钟脉冲同步。 同步触发器： 同步 RS 触发器 同步 D 触发器
01/
①当触发器处在0状态，即Qn=0时，若输入信号RS ＝01或 11，触发器仍为0状态；
若R S ＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号RS ＝10或 11，触发器仍为1状态； 若R S ＝01，触发器就会翻转成为0状态。
(4-15)
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
在同步RS触发器的基础上， 增加了反相器G5，通过它把 G 1 加在S端的D信号反相后送到 S 了R端。如右图。
数字电路PPT课件第四章
AABC B ABC C ABC （2）化简与变换：
A B C
&
≥1
L
L ABC( A B C ) ABC A B C
（3）由表达式列出真值表。 （4）分析逻辑功能 ： 当 A 、 B 、 C 三个变量一致时，输出为
A B C
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
（2）列真值表 （3）分析电路的逻辑功能 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0
结论：电路为少数服从多数的 三变量表决电路。
4.1组合逻辑电路分析
例2：电路如图所示，分析该电路的逻辑功能。 解：（1）由逻辑图逐级写出表达式
P ABC
& P & &
真值表
L AP BP CP
在片内是超前进位，而片与片之间是串行进位。
4.2常用组合逻辑电路的介绍 4.2.2数值比较器
1 数值比较器的逻辑功能 数值比较器完成对两个二进制数A、B进行大小比较 1位数值比较器对两个1位二进制数A、B进行比较 • 真值表 • 逻辑表达式
B 1
1位比较器真值表
&
输 入
A B
输 出
≥1
FA＞B
• 逻辑图
4.1组合逻辑电路分析 4.1.2 组合逻辑电路分析
例1：试分析图所示逻辑电路的功能。 解（1）逻辑表达式
AB
BC AC
真值表 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1
F AB BC AC AB BC AC
A B C
&
≥1
L
L ABC( A B C ) ABC A B C
（3）由表达式列出真值表。 （4）分析逻辑功能 ： 当 A 、 B 、 C 三个变量一致时，输出为
A B C
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
（2）列真值表 （3）分析电路的逻辑功能 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0
结论：电路为少数服从多数的 三变量表决电路。
4.1组合逻辑电路分析
例2：电路如图所示，分析该电路的逻辑功能。 解：（1）由逻辑图逐级写出表达式
P ABC
& P & &
真值表
L AP BP CP
在片内是超前进位，而片与片之间是串行进位。
4.2常用组合逻辑电路的介绍 4.2.2数值比较器
1 数值比较器的逻辑功能 数值比较器完成对两个二进制数A、B进行大小比较 1位数值比较器对两个1位二进制数A、B进行比较 • 真值表 • 逻辑表达式
B 1
1位比较器真值表
&
输 入
A B
输 出
≥1
FA＞B
• 逻辑图
4.1组合逻辑电路分析 4.1.2 组合逻辑电路分析
例1：试分析图所示逻辑电路的功能。 解（1）逻辑表达式
AB
BC AC
真值表 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1
F AB BC AC AB BC AC
电子科大数字电路完整4-1定理 chenyuppt课件
例： 写出下面函数的对偶函数 F1 = A + B · (C + D)
F2 = ( A’·(B+C’) + (C+D)’ )’
精选PPT课件
16
对偶定理 （Duality Theorems）
证明公式：A+BC = (A+B)(A+C)
A(B+C) AB+AC
精选PPT课件
17
Duality and Complement (对偶和反演) (P194.P195)
finite induction (P190)
❖ X + X + X + … + X = X + (X + X + …+ X) (i + 1 X’s on either side) = X + (X) (if T12 is true for n = i) = X (according to T3)
❖ Commutativity (交换律)
(T6)X + Y = Y + X
(T6’) X · Y= Y ·X
❖ Associativity (结合律)
(T7) X·(Y·Z) = (X·Y)·Z (T7’) X+(Y+Z) = (X+Y)+Z
❖ Distributivity (分配律)
(T8) X·(Y+Z) = X·Y+X·Z (T8’) X+Y·Z = (X+Y)·(X+Z)
❖ common factor(允许提取公因子)
AB+AC = A(B+C)
❖ no division(没有定义除法) if AB=BC A=C ?? 错！ A=1, B=0, C=0 AB=BC=0, AC
数字电子技术4[1]
![数字电子技术4[1]](https://img.taocdn.com/s1/m/8424966f33d4b14e8424686c.png)
SQn
R S Qn Qn+1
R 00 01 11 10
0000 特 0011
0
11 1
性 0101
1
××
0111
表 1000
同步RS触发器Qn+1的卡诺图
1 1 1
0 1 1
1 0 1
0 ×
特性方程
×
RS = 0(约束条件)
PPT文档演模板
数字电子技术4[1]
[例] 试对应输入波形画出下图中 Q 端波形。
(称为状态的翻转)。输入信号消失后，新状态可长期 保持下来，因此具有记忆功能，可存储二进制信息。
一个触发器可存储 1 位二进制数码
PPT文档演模板
数字电子技术4[1]
触发器的作用
触发器和门电路是构成数字电路的基本单元。 触发器有记忆功能，由它构成的电路在某时刻的输 出不仅取决于该时刻的输入，还与电路原来状态有关。 而门电路无记忆功能，由它构成的电路在某时刻的输 出完全取决于该时刻的输入，与电路原来状态无关；
PPT文档演模板
数字电子技术4[1]
四、一些约定
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
不定状态：
Qn=1，Qn=1 Qn=0，Qn=0
现态：触发器在接受信号之前所处的状态。 记为Qn。
次态：触发器在接收信号之后建立的新的稳 定状态，记为Qn+1。
PPT文档演模板
数字电子技术4[1]
同步 D 触发器功能表
CP D Qn+1 说明
1 0 0 置0 1 1 置1
0
Qn 不变
数字电子技术4[1]
[例] 试对应输入波形画出下图中 Q 端波形(设触发器
数字电路全部PPT课件
（10、11、12、13、14、15）
. 位置表示法：(N)16 = (Hn-1Hn-2...H0 H-1H-2..) 16
按权展开式：
(N)2=Hn-116n-1+Hn-216n-2+...+H0160+H-116-1+H-216-2+...
（C07.A4)16= （C07.A4)H= C07.A4H= 12×162+0×161+7×160+10×16-1+4×16-2
小数部分
二、常用计数体制
1、十进制（Decimal）
. （N）10= (Dn-1Dn-2...D0 D-1D-2.. ) 10
(271．59)10＝ 2×102十7×101十1×100十5×10-1十9×10-2
2020年10月2日
5
2、二进制（Binary）
基数 ： 2
位权：2i
数符Bi: 0、1 (可以用低、高电平表示)
正数的三种代码相同，都是数值码最高位加符号位 “0”。
即X≥0时,真值与码值相等,且:X=[X]原= [X]反= [X]补例： 4位二进制数X=1101和Y=0.1101
[X]原= [X]反= [X]补= 01101, [Y]原= [Y]反= [Y]补= 0.1101
2020年10月2日
20
三、二——十进制编码（Binary Code Decimal码）
2020年10月2日
12
二、十六进制与二进制转换
1、十六进制转换为二进制 根据数值关系表用四位二进制数码逐位替代各位
十六进制数码。 （52.4)16=(01010010.0100)2 =(1010010.01)2 2、二进制转换为十六进制 将二进制数从小数点起，分别按整数部分和小数
数字电子线路(第3版) (4)
表4-3 或非门结构R-S触发器的逻辑功能
RS
逻辑功能
00
保持（Qn1=Qn）
01
置1（Qn1=1）
10
置0（Qn1=0）
11
不定态
图4-3 或非结构R-S触发器的波形图
图4-4 实际产品CC4044B的单元电路
、
2、输入信号为低电平有效的基本R-S触发器
用 R 、S 表示触发器的两个低电平有效的输入信号。
R 1 、S 1（两信号都无效）时，两个与非门相互锁定， 保持触发器的原来状态，Qn1Qn，称为触发器的保持 态。
R 0 、S 0（两个信号都有效）时，两个与非门输出都 为1，为异常的不定态。显然这种情况是不允许出现的， 在使用中要注意约束。
表4-5 与非门结构R-S触发器的逻辑功能表
逻辑功能
图4-11 D触发器转换为J-K触发器 （a）D转换为J-K（b）J-K触发器符号
三、同步触发器
1、同步控制信号 触发器的输入信号直接影响输出端的状态，影响触发
器的使用。给触发器增加时钟脉冲（CP），用于控制输入 信号对输出端产生作用的时间（或时刻）。有CP信号的触 发器叫做同步触发器。
图4-12 同步D触发器结构
• 为表述触发器输出状态的时序性变化，常用Qn表示其当前 状态（现态），Qn1表示下一个状态（次态）。触发器的 次态Qn1由输入信号和现态Qn之间的逻辑关系决定，体现 触发器的功能。
• 具有确定逻辑功能的触发器共有五种，表述触发器逻辑功 能的表达式称为触发器的特性方程（就是触发器的逻辑功 能表达式）。
• R0（无效态）、S1（有效态）时，无论触发 器的现态Qn为何值，次态都为1，Qn11，称 为触发器置1（又叫置位SET）。
精品课件-数字电子技术-第4章
第4章 小规模时序电路及其应用
图4-15 例4.3波形
第4章 小规模时序电路及其应用
当第1个CP脉冲的下降沿到来时, JK=10，则触发器置1， Q为1；当第２个CP脉冲的下降沿到来时，JK=00，则触发器状 态保持不变，Q仍为１；当第３个CP脉冲的下降沿到来时， JK=01，则触发器置0，Q为0；当第４个CP脉冲的下降沿到来 时，JK=00，则触发器状态保持不变，Q仍为0；当第５个CP脉 冲的下降沿到来时，JK=11，则触发器状态翻转，Q 转变为1。
第4章 小规模时序电路及其应用
【例4.4】 上升沿触发的JK触发器的CP脉冲和输入信号 J、 K的波形如图4-16 所示， 画出触发器输出Q的波形（设Q 的初始状态为“0”）。
解: 由于上升沿JK触发器是上升沿触发的， 因此作图时 应首先找出各CP脉冲的上升沿，再根据当时的输入信号J、K 得出输出Q，作出波形如图4-16所示。
第4章 小规模时序电路及其应用
表4-1 基本RS触发器真值表
第4章 小规模时序电路及其应用
2) 特征方程 基本RS触发器的次态与现态及输入间的关系也可以用逻辑 函数表示。将基本RS触发器的真值表填入卡诺图，得到Qn+1函 数的卡诺图，如图4-4所示。通过卡诺图化简得到
第4章 小规模时序电路及其应用
第4章 小规模时序电路及其应用
图4-8 时钟RS (a) 逻辑图； (b) 国标符号；（c） 用74HC00实现的Байду номын сангаас钟RS触发器
第4章 小规模时序电路及其应用
2.
当CP=0 当CP=1时，触发器的状态随输入信号的不同而改变，变 化的规律可用图4-9(a)所示的状态图、图4-9(b)所示的状态 卡诺图、表4-3所示的特性表以及下述特征方程及约束条件 来描述。
第4章 数字集成电路第4版(潘)
第4章数字集成电路4.1 逻辑代数运算规则4.2 逻辑函数的表示与化简4.3 集成门电路4.4 组合逻辑电路4.5 集成触发器4.6 时序逻辑电路4.7 半导体存储器4.8 可编程逻辑器件(PLD)4.9 应用举例电子信号概述模拟信号数字信号模拟信号:在时间和数值上都连续变化的信号数字信号:在时间和数值上都离散的信号概述集成电路是60年代初期发展起来的一种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成一定功能的电路所需的半导体管、电阻、电容等元件及它们之间的连接导线全部集成在一小片硅片上，然后封装在一个管壳内的电子器件。
其封装外形有圆壳形、扁平形或直插式等多种。
集成电路概述模拟集成电路数字集成电路4.1 逻辑代数运算规则逻辑代数又称布尔代数，是研究逻辑关系的一种数学工具，被广泛应用与数字电路的分析与设计。
逻辑代数表示的是逻辑关系，它的变量取值只有1和0，表示两个相反的逻辑关系。
逻辑代数有三种基本的逻辑运算：与运算、或运算和非运算，其他的各种逻辑运算都可以由这三种基本运算组成。
4.1 逻辑代数运算规则自等律A A =+0A A =⋅10-1律00=⋅A 11=+A 互补律1=+A A 0=A A 重叠律AA A =+A AA =交换律BA AB =A B B A +=+4.1 逻辑代数运算规则结合律)C B (A C )B A (++=++)BC (A C )AB (=分配律ACAB )C B (A +=+)C A )(B A (BC A ++=+吸收律A AB A =+A )B A (A =+B A B A A +=+还原律A A =反演律CB A ABC ++=CB AC B A =++4.1 逻辑代数运算规则逻辑代数运算规则的证明方法一：用逻辑状态表加以证明，即等号两边表达式的逻辑状态表完全相等，等式成立。
方法二：利用已有的公式证明。
如:(A+B)·(A+C)=AA+AC+BA+BC=A+AC+AB+BC =A(1+C+B)+BC=A+BC4.2 逻辑函数的表示与化简4.2.1 逻辑函数的表示方法4.2.2 逻辑函数的代数化简法概述当一组输出变量（因变量）与一组输入变量（自变量）之间的函数关系是一种逻辑关系时，称为逻辑函数。
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0 1 2 3 4 5 6 7 EN HPRI/BIN 低位片
YS Y0 Y1 Y2 YEX
8 9 10 11 12 13 14 15 ST
0 1 2 3 4 5 6 7 EN HPRI/BIN 高位片
YS Y0 Y1 Y2 YEX
YS
&& &
&
Y0 Y1 Y2
Y3
YEX
图 4-1-10 8线 - 3线扩展为16线 - 4线优先编码器
(10) IN0
(11) IN1 (12) IN2 (13) IN3 (1) IN4
(2) IN5 (3) IN6 (4) IN7 (5) ST
1 11 1 11 11 11 1 1
≥1
YS(15)
& YEX(14)
&≥1
& Y0(9)
&
&
& ≥1
& Y1(7)
& &
&≥1
& &
Y2(8)
&
IN0IN7 ：8个输入信号，低电平有效
被加数 加数
8 4
3
CO
2P 10
8 4
3
3 F3 F2
F1
2 Q 0 F0
10
CI
1
8 4
3
CO
进位
& &
F
&
2P
10
8 4
3
38 4 2
和
2 Q 01
10
CI
相加
修正判别
修正
4.1.2 编码器 将输入的一般信号（字符．数码等）编成二进制代码。
1．优先编码器 （1）8线—3线优先编码器电路结构
组合逻辑电路的特点：
1．是多输入多输出的电路。 其模拟框图为
x1
x2 x3
组合逻辑电路
z1 z2 z3
xn
zm
…
… …
Z1 = f1（x1，x2，…，xn） Z2 = f2（x1，x2，…，xn）
Zm = fm（x1，x2，…，xn）
4.1 组合逻辑电路分析
组合电路的分析：
根据给出的逻辑电路，写出输出函数的逻辑表达 式，列出真值表，以此来说明所给电路的逻辑功能。
转换电路。
【补充】设计将余3BCD 码转换成8421BCD码的码制转 换电路。
例4-11 用全加器实现两个一位8421BCD码十进制数加法运算。
8421BCD码当出现1010 1111这后6种状态时是不允许， 必须加6（0110）进行修正。
十进制数 8421BCD码
6+7=13
0110 + 0111
ST ：选通输入端，低电平有效
IN0
当 ST=0时，编码器正常工作
IN1
ST=1时，所有输出端均被封锁， IN2
编码器不工作
IN3
IN4
YS ：选通输出端
IN5
IN6
YEX：扩展端
IN7
ST
Y0、Y1、Y2、：表示反码输出
HPRI/BIN 0
1优 2先
YS
3 4
编
YEX
5码2
Y2
6器1
Y1
7
0
Y0
0 1 2 3 4 5 6 7 ST
例：
&
A & AB
B
&F
&
级：是指从某一输入信号发生变化到引起输出也发生 变化所经历的逻辑门的最大数目。
F=A AB + B AB = A B
(11)B4 &
(12)A4 ≥1
(15)B3 &
(14)A3 ≥1
(2)B2
&
(3)A2 ≥1
(6)B1
&
(5)A1 ≥1
(7)CI1 1Biblioteka 1&≥1&
&
CO4(9)
&
& X4
&1≥1 &
=1 F4(10)
Y4
&
& X3
&1≥1
=1 Y3
F3(13)
&
& X2
1≥1 &
=1 F2(1)
Y2
& X1
=1 F1(4)
1
Y1
四位全加器 逻辑符号
3∑ P3
0 3
∑
Q
0 CI
0 CO
4、用全加器实现组合逻辑函数 【例4-10】设计将8421BCD码转换成余3BCD码的码制
+F3F2F1F0 + F3F2F1F0 ＝CO+F3F2 + F3F1 ＝CO ·F3F2 ·F3F1
AB CD 00
00
01
01 11 10 1 1
11
11
10
11
电路图由三部分组成： 第一部分：进行加数和被加数相加。 第二部分：判断是否要以修正，即产生修正控制信号。 第三部分：完成加6（0110）修正。
1101 + 0110 1, 0011
十进制数 8421BCD码
逢16进一
8+9=17
1000 + 1001 1, 0001 + 0110 1, 0111
4位二进制码相加有进位信号CO时，必须加6（0110） 进行修正。
F＝CO+F3F2F1F0 +F3F2F1F0 +F3F2F1F0 + F3F2F1F0
YS Y0 Y1 Y2 YEX
8 9 10 11 12 13 14 15 ST
0 1 2 3 4 5 6 7 EN HPRI/BIN 高位片
YS Y0 Y1 Y2 YEX
YS
&& &
&
Y0 Y1 Y2
Y3
YEX
图 4-1-10 8线 - 3线扩展为16线 - 4线优先编码器
(10) IN0
(11) IN1 (12) IN2 (13) IN3 (1) IN4
(2) IN5 (3) IN6 (4) IN7 (5) ST
1 11 1 11 11 11 1 1
≥1
YS(15)
& YEX(14)
&≥1
& Y0(9)
&
&
& ≥1
& Y1(7)
& &
&≥1
& &
Y2(8)
&
IN0IN7 ：8个输入信号，低电平有效
被加数 加数
8 4
3
CO
2P 10
8 4
3
3 F3 F2
F1
2 Q 0 F0
10
CI
1
8 4
3
CO
进位
& &
F
&
2P
10
8 4
3
38 4 2
和
2 Q 01
10
CI
相加
修正判别
修正
4.1.2 编码器 将输入的一般信号（字符．数码等）编成二进制代码。
1．优先编码器 （1）8线—3线优先编码器电路结构
组合逻辑电路的特点：
1．是多输入多输出的电路。 其模拟框图为
x1
x2 x3
组合逻辑电路
z1 z2 z3
xn
zm
…
… …
Z1 = f1（x1，x2，…，xn） Z2 = f2（x1，x2，…，xn）
Zm = fm（x1，x2，…，xn）
4.1 组合逻辑电路分析
组合电路的分析：
根据给出的逻辑电路，写出输出函数的逻辑表达 式，列出真值表，以此来说明所给电路的逻辑功能。
转换电路。
【补充】设计将余3BCD 码转换成8421BCD码的码制转 换电路。
例4-11 用全加器实现两个一位8421BCD码十进制数加法运算。
8421BCD码当出现1010 1111这后6种状态时是不允许， 必须加6（0110）进行修正。
十进制数 8421BCD码
6+7=13
0110 + 0111
ST ：选通输入端，低电平有效
IN0
当 ST=0时，编码器正常工作
IN1
ST=1时，所有输出端均被封锁， IN2
编码器不工作
IN3
IN4
YS ：选通输出端
IN5
IN6
YEX：扩展端
IN7
ST
Y0、Y1、Y2、：表示反码输出
HPRI/BIN 0
1优 2先
YS
3 4
编
YEX
5码2
Y2
6器1
Y1
7
0
Y0
0 1 2 3 4 5 6 7 ST
例：
&
A & AB
B
&F
&
级：是指从某一输入信号发生变化到引起输出也发生 变化所经历的逻辑门的最大数目。
F=A AB + B AB = A B
(11)B4 &
(12)A4 ≥1
(15)B3 &
(14)A3 ≥1
(2)B2
&
(3)A2 ≥1
(6)B1
&
(5)A1 ≥1
(7)CI1 1Biblioteka 1&≥1&
&
CO4(9)
&
& X4
&1≥1 &
=1 F4(10)
Y4
&
& X3
&1≥1
=1 Y3
F3(13)
&
& X2
1≥1 &
=1 F2(1)
Y2
& X1
=1 F1(4)
1
Y1
四位全加器 逻辑符号
3∑ P3
0 3
∑
Q
0 CI
0 CO
4、用全加器实现组合逻辑函数 【例4-10】设计将8421BCD码转换成余3BCD码的码制
+F3F2F1F0 + F3F2F1F0 ＝CO+F3F2 + F3F1 ＝CO ·F3F2 ·F3F1
AB CD 00
00
01
01 11 10 1 1
11
11
10
11
电路图由三部分组成： 第一部分：进行加数和被加数相加。 第二部分：判断是否要以修正，即产生修正控制信号。 第三部分：完成加6（0110）修正。
1101 + 0110 1, 0011
十进制数 8421BCD码
逢16进一
8+9=17
1000 + 1001 1, 0001 + 0110 1, 0111
4位二进制码相加有进位信号CO时，必须加6（0110） 进行修正。
F＝CO+F3F2F1F0 +F3F2F1F0 +F3F2F1F0 + F3F2F1F0