下载文档原格式
BCH编译码器的设计及验证
在数字技术飞速发展的时代,NAND闪存因其非易失性、可擦除性以及更低廉的每比特价格得到了迅速发展,在数码相机、掌上电脑等手持设备中得到广泛的应用。
虽然NAND闪存已经从传统的SLC发展到MLC NAND,但是MLC NAND闪存设备需要更高级别的错误校验与纠错算法(ECC)。
因此高级ECC算法的实现对于嵌入式处理器在设计方面构成了很大的挑战。
为了纠正存储器件芯片中的随机错误,本文采用可纠正24比特错误的BCH码。
该码能够纠正多个随机错误,具有编码简单、译码容易实现等优点,非常适应NAND类型存储器的随机错误特点。
因此研究二元BCH码的编译码算法有着重要的意义。
本文首先介绍了NAND闪存的发展现状及ECC校验的发展过程,并详细介绍了BCH码的背景知识和理论基础,然后对24比特BCH码的编译码算法过程、纠错性能和硬件设计实现进行了详细阐述,并重点对其中具有代表性的BM算法进行了理论研究,接着给出软硬件环境的搭建方法和实验结果的分析,并介绍了目前流行的OVM验证方法学。
实践证明该IP核能够有效的纠正24比特以内的数据。
最后对全文进行了总结,并对下一步研究工作予以展望。
BCH码的编码方法BCH码是一种错误检测和纠正编码方法，它的全称是Bose–Chaudhuri–Hocquenghem码。
BCH码是基于有限域理论的，它利用多项式的性质进行编码和解码。
1.确定参数：首先确定所要编码的数据位数n，以及BCH码的纠错能力t。
2.生成多项式：根据BCH码的参数，通过计算生成一个用于编码的多项式g(x)。
这个多项式能够满足一定的条件，使得编码后的数据具有纠错能力。
3.编码数据：将待编码的数据位数n看作一个多项式f(x)。
然后通过多项式运算，将f(x)与g(x)相除，得到一个商多项式q(x)和一个余数多项式r(x)。
4.添加校验位：将余数多项式r(x)作为校验位，与待编码的数据位拼接在一起，形成BCH码。
1.多项式运算：BCH码的编码过程是通过多项式的数学运算来实现的。
多项式包含系数和次数，利用加法、减法、乘法和除法等运算规则来进行操作。
2.有限域：BCH码是在有限域上进行编码，有限域是一种特殊的数学结构。
有限域中的元素数目为2的k次方，每个有限域都有一个特征，对于BCH码来说，特征通常是23.生成多项式：生成多项式g(x)是BCH码的核心，它是一个多项式，并且满足一定的条件。
这个条件可以保证在编码时，由于数据位的改变所导致的错误能够被纠正。
4.除法运算：利用生成多项式g(x)进行除法运算，可以得到商多项式q(x)和余数多项式r(x)。
商多项式q(x)可以被用来检测错误，而余数多项式r(x)可以作为校验位加入到数据位中。
1.可靠性：BCH码具有很强的纠错能力，可以检测和纠正多个错误。
2.简单性：BCH码的编码和解码算法相对简单，可以快速进行处理。
3.码率：BCH码的码率比较低，即编码后的数据比原始数据体积要大。
4.码距：BCH码的码距越大，纠错能力越强，但是码距越大，码率也越低。
总之，BCH码是一种常用的错误检测和纠正编码方法。
它基于有限域理论，通过多项式运算来实现编码和解码。
BCH编码自1950年汉明发表了纠正单个随机错误的码以来，几乎用了近十年的时间，才于1959年由霍昆格姆（Hocquenghem），1960年由博斯（Bose）和雷-查德胡里（Ray-Chaudhuri）分别提出了纠正多个随机错误的循环码——BCH码（Bose、Ray-Chaudhuri与Hocquenghem的首字母缩写）的构造方法。
BCH 码是用于校正多个随机错误模式的多级、循环、错误校正、变长数字编码，是迄今为止所发现的一类很好的线性纠错码类。
它的纠错能力很强，特别在短和中等码长下，其性能接近于理论值，并且构造方便，编码简单。
特别是它具有严格的代数结构，因此它在编码理论中起着重要的作用。
BCH码是迄今为止研究得最为详尽，分析得最为透彻，取得的成果也最多的码类之一。
1960年皮德逊（Peterson）从理论上解决了二进制BCH码的译码算法，奠定了BCH码译码的理论基础。
稍后，格林斯坦（Gorenstein）和齐勒尔把它推广到了多进制。
1966年伯利坎普（Berlekamp）利用迭代算法解BCH码，从而大大加快了译码速度，从实际上解决了BCH码的译码问题。
由于BCH码性能优良，结构简单，编译码设备也不太复杂，使得它在实际使用中受到工程技术人员的欢迎，是目前用得最为广泛的码类之一。
一、BCH码的构建BCH 码使用有限域上的域论与多项式。
为了检测错误可以构建一个检测多项式，这样接收端就可以检测是否有错误发生。
要构建一个能够检测、校正两个错误的BCH 码，我们要使用有限域GF(16) 或者Z2[x]／<x4 + x + 1>。
如果α是m1(x) = x4 + x + 1的一个根，那么m1就是α的极小多项式，这是因为m1(x) = (x -α)(x -α2)(x -α4)(x -α8)=x4 + x + 1。
如果要构建一个能够纠正一个错误的BCH码，那么就使用m1(x)，这个代码就是所有满足：C(x)≡0（mod m1(x)）且根为α,α2,α4,α8 的多项式C(x)。
bch码编码原理(一)BCH码编码原理BCH码是一种最小化双重错误检测码的编码方式，常用于数字通信和存储中。
它的编码原理如下：什么是BCH码BCH码是一种纠错码，也叫双重错误检测码。
它在传输数据时，对数据进行编码，将其变成有纠错能力的码字，以便在传输过程中出现错误时，能够及时发现和纠正错误，以保证数据的正确性。
目前，BCH码已经被广泛应用于数字通信、存储等领域。
BCH码的特点BCH码具有以下特点：•比其他纠错码具有更高的纠错能力。
•实现简便，硬件开销小，适用于数字集成电路和软件实现。
•编码和解码速度快，具有实时性。
BCH码的编码过程BCH码的编码过程可以分为以下几步：1.将需要编码的数据按照一定的规则分组，每组称为一个符号。
2.对每个符号进行计算，得到该符号对应的余数。
3.将每个符号和对应的余数合并成一个码字，即为BCH码。
BCH码的数学原理BCH码本质上是一种有限域上的同余式码，它的编码和解码是基于有限域上的多项式运算。
通俗地讲，就是将数据看作是多项式的系数，通过求解多项式的余数来实现编码和解码。
BCH码的应用BCH码广泛应用于数字通信、存储、加密等领域，例如：•在调制解调器中用于误码纠正。
•在存储器中用于内部的错误检测和纠正。
•在数字电视、数字音频等领域用于数据传输和解码。
•在电子商务、网络安全等领域用于数据加密和解密。
总结BCH码是一种纠错码，具有更高的纠错能力和更低的硬件开销，适用于数字集成电路和软件实现。
它的编码过程基于有限域上的多项式运算，广泛应用于数字通信、存储、加密等领域。
BCH码的优缺点BCH码具有以下的优点和缺点：优点•具有更高的纠错能力，可以在传输过程中及时发现和纠正错误。
•实现简单，硬件开销小，适用于数字集成电路和软件实现。
•编码和解码速度快，具有实时性，适用于高速数据传输和处理。
缺点•对于一些较短的数据，BCH码的编码效率不如一些其他编码方式。
•BCH码对于单个错误和多个连续错误的重叠部分的纠正能力较差。
独 创 性 声 明本人声明所呈交的学位论文是我个人在导师的指导下进行的研究工作及取得的研究成果。
尽我所知，除文中已标明引用的内容外，本论文不包含任何其他人或集体已经发表或撰写过的研究成果。
对本文的研究做出贡献的个人和集体，均已在文中以明确方式标明。
本人完全意识到本声明的法律结果由本人承担。
学位论文作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，即：学校有权保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。
本人授权华中科技大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
保密□，在______年解密后适用本授权书。
本论文属于不保密□。
（请在以上方框内打“√”）学位论文作者签名：指导教师签名：日期：年月日日期：年月日华中科技大学硕士学位论文摘 要NAND Flash是一种非易失存储器，具有很高的存储密度，写入和擦除速度较快，广泛应用于各种消费电子产品和其他存储设备。
目前NAND Flash的架构已经从SLC 发展到MLC甚至是TLC，NAND Flash的制造工艺发展到25nm甚至是20nm 的水平，这意味着NAND Flash中发生随机错误的几率越来越大，因此，NAND Flash设备中需要有更强纠错能力的ECC算法。
BCH码是一种循环线性分组码，它具有强大的纠错能力，能纠正多位随机错误，而且，其构造简单，易于实现，因此，在纠错领域拥有广泛的应用。
为了纠正NAND Flash芯片中发生的错误，本文设计了能够纠正1K字节数据中32位随机错误的BCH 码，并硬件实现了该BCH码的编译码器。
本文系统地论述了BCH码编译码器的设计过程和实现电路。
首先从BCH码的数学理论基础推导出本文采用的BCH码的生成多项式，在此基础上设计了8位并行BCH编码器，针对并行编码器的组合逻辑部分在码长较长时比较复杂，采用子表达式共享和树型结构优化了组合逻辑部分。
浅析BCH 码的编码方法0 引言数字信号在传输系统中传输时，不免会受到各种因素的干扰，使到达接收端的数字信号中混有噪声，从而引发错误判决。
为了抗击传输过程中的干扰，必然要利用纠错码的差错控制技术。
BCH 码是纠错码中最重要的子类，其具有纠错能力强，构造方便，编码简单，译码也较易实现一系列优点，在实际应用中被工程人员广泛应用。
1 BCH 码BCH 码是1959年由霍昆格姆(Hocquenghem), 1960年由博斯(Bose)和查德胡里(Chandhari)各自提出的纠多个随机错误的循环码，这是迄今为止发现的最好的线性分组码之一，它有严格的代数结构，它的纠错能力很强，特别是在短和中等码长下，其性能接近理论值，并且构造方便编码简单，特别是它具有严格的代数结构，因此它在编码理论中起着重要的作用。
BCH 码是迄今为止研究的最为详尽，分析得最为透彻，取得成果也最多的码类之一。
该码的生成多项式与最小距离d 之间有密切关系，根据d 的要求可以很容易地构造出码，利用该码的代数结构产生了多种译码方法。
BCH 码可以采用查表编码方法，这是一种利用BCH 码作为线性分组码和循环码的性质和结构特点来编写编码表，然后通过查表来编码的一种方法，也可以采用编码器进行编码，还可以应用代数算法，在本文将分别介绍这些算法。
2 BCH 码的k n -级编码器()k n , BCH 码是一类循环码，它的编码方法和传统的循环码完全相同，根据循环码的生成多项式()x g 或校验多项式()x h ，可推出BCH 码的编码电路是一个k n -级或k 级移存器电路，在k>n-k 时，一般采用k n -级编码电路。
用于产生系统码k n -级编码器的原理这样的：将信息多项式()x m 乘以kn x-成为()x m x k n -，然后用()x g 除()x m x k n -得到余式()x r , ()x r 的系数就是校验位，因此这可以根据生成多项式()x g 反馈连接的移位寄存器构成的除法电路完成。
【题目介绍】我们小组做的题目是BCH 编解码器的设计和实现。
系统分为四部分： 1． 单片机串并变换2． (7，4)BCH 编码器3． FSK 调制发射和FSK 解调 4． (7，4)BCH 解码器首先，计算机通过串口向单片机发送串行ASCII 码数据，单片机把这些串行数据进行串并变换后，把每个8位的ASCII 码并行送入 (7，4)BCH 编码器，8位并行数据在编码后变为14位的串行数据，FSK 调制模块将编码后的数据发射，然后解调模块进行接收(中途没有经过无线信道，因为无法模拟)，解调后得到编码后的数据，送给(7，4)BCH 解码器进行解码，然后解码器将解码得到的8位ASCII 码送给单片机，单片机将并行ASCII 码进行并串变换后，将串行数据送入计算机串口，这时，在屏幕上将显示接收到的ASCII 码。
【分工】＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 【编码模块原理】编码方式：将信息码多项式i(x)升n-k 次幂后除以生成多项式g(x)，然后将所得余式置于升幂后的信息多项式i(x)之后。
可以用下式表示：)()()()()(x g x r x q x g x i x k n +=⋅- r(x)为监督码多项式 系统循环码多项式为： )()()(x r x i xx c kn +⋅=-要得到监督位，关键要进行多项式除法，可以用带反馈的线性移位寄存器来实现。
(n, k)BCH 码生成多项式g(x) = 1 + g 1x + g 2x 2 + ... + g n-k-1x n-k-1 + x n-k（n ，k ）BCH 码编码电路：若前n-k次移位只是用于将信息码元输入移位寄存器，还需n-k次移位才能输出监督码元，其间存在n-k位间隙。
通过时钟控制开关可以使编码过程流畅，不存在时间间隙。
编码器的开关动作如下：1 到k个时钟节拍，信息比特直接输出（S2置于2）同时计算余式——监督码，每当一个“1”移出寄存器进入反馈线，相当于从被除式中减去除式。
【题目介绍】我们小组做的题目是BCH 编解码器的设计和实现。
系统分为四部分： 1． 单片机串并变换2． (7，4)BCH 编码器3． FSK 调制发射和FSK 解调 4． (7，4)BCH 解码器首先，计算机通过串口向单片机发送串行ASCII 码数据，单片机把这些串行数据进行串并变换后，把每个8位的ASCII 码并行送入 (7，4)BCH 编码器，8位并行数据在编码后变为14位的串行数据，FSK 调制模块将编码后的数据发射，然后解调模块进行接收(中途没有经过无线信道，因为无法模拟)，解调后得到编码后的数据，送给(7，4)BCH 解码器进行解码，然后解码器将解码得到的8位ASCII 码送给单片机，单片机将并行ASCII 码进行并串变换后，将串行数据送入计算机串口，这时，在屏幕上将显示接收到的ASCII 码。
【分工】＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 【编码模块原理】编码方式：将信息码多项式i(x)升n-k 次幂后除以生成多项式g(x)，然后将所得余式置于升幂后的信息多项式i(x)之后。
可以用下式表示：)()()()()(x g x r x q x g x i x k n +=⋅- r(x)为监督码多项式 系统循环码多项式为： )()()(x r x i xx c kn +⋅=-要得到监督位，关键要进行多项式除法，可以用带反馈的线性移位寄存器来实现。
(n, k)BCH 码生成多项式g(x) = 1 + g 1x + g 2x 2 + ... + g n-k-1x n-k-1 + x n-k（n ，k ）BCH 码编码电路：若前n-k次移位只是用于将信息码元输入移位寄存器，还需n-k次移位才能输出监督码元，其间存在n-k位间隙。
通过时钟控制开关可以使编码过程流畅，不存在时间间隙。
编码器的开关动作如下：1 到k个时钟节拍，信息比特直接输出（S2置于2）同时计算余式——监督码，每当一个“1”移出寄存器进入反馈线，相当于从被除式中减去除式。
k+1到n个时钟节拍，监督码位输出（S2置于1），断开移位寄存器的反馈线（S1--off）◆(7, 4)BCH码生成多项式g(x) = 1 + x + x3一次编码过程产生4位信息码元和3位监督码元，3位监督码指示的8种校正子图样中，一种代表无误码，其余7种能纠正一位误码。
（7，4）BCH码编码电路：编码器的开关动作如下：1 到4个时钟节拍，信息比特直接输出（S2置于2）同时计算余式——监督码。
5到7个时钟节拍，监督码位输出（S2置于1），断开移位寄存器的反馈线（S1--off）【编码模块系统框图】clk 时钟节拍reset 是来自单片机的数据有效信号(脉冲信号)din_v[7..0] 是单片机向FPGA发出的并行信号dout 是编码后的串行信号，头三位为高电平帧信号当reset的上升沿到来时，读取单片机发出的并行数据信号din_v[7..0]，首先产生3位高电平信号送至dout。
然后启动编码电路，8位信息码分两组进行编码，历时14个时钟节拍，加上帧信号共17个时钟节拍。
reset 信号上升沿的识别reset上升沿的识别捕捉是启动编码过程的关键，若采用同于捕捉时钟信号上升沿的方法（if reset’ event and reset=’1’），会导致上升沿的嵌套捕捉，不能通过编译。
用两路信号Q1,Q2分别在时钟的上升沿和下降沿采集reset信号Process beginWait until clk'event and clk='1';Q1<=reset;End process;Process beginWait until clk'event and clk='0';Q2<=reset;End process;判断reset 上升沿的标准是(Q1 xor Q2)='1') and reset='1' 即Q1,Q2不等且reset='1'时。
Reset 上升沿出现在时钟的高电平，Q1,Q2不等状态恰好卡住时钟信号上升沿Reset 上升沿出现在时钟的低电平Q1,Q2不等状态卡住时钟信号下降沿编码的控制信号往往是要靠reset上升沿起动，而后在时钟沿时有相应动作。
倘若要先判断时钟沿的来临（比如上升沿），再判断是否有Q1,Q2不等的状态，有一半的概率会捕捉不到reset上升沿，因为显然Q1,Q2不等状态以0.5的概率卡住时钟信号下降沿。
为了使判断Q1,Q2状态不受到时钟沿的限制，要先判断是否有Q1,Q2不等的状态，然后判断时钟沿的来临。
If(((Q1 xor Q2)='1')and reset='1')then。
Elsif (clk'E VENT and clk=‘1’) then。
End if;◆din_v[7..0]并行信号转换成编码电路的串行输入从单片机送入FPGA的是8位并行信号，为了满足移位寄存器的串行操作。
必须转换成串行信号。
在编码过程的每个时钟节拍，8位信号逐次向前移位，取出头位，即为串行信号移位条件：信息码输出时移位If (((Q1 xor Q2)='1') and reset=‘1’) thenbufferv<=din_v;Elsif (clk'event and clk='1') thenIf (workk=‘1’) thenIf (vdin=‘1’) thenbufferv (6 downto 0)<=bufferv (7 downto 1);end if；End if;End if;◆帧头信号的产生由于从单片机发过来的并行数据是一帧一帧间断的，dout不是一直都输出有效编码信号，为了使解码器能够识别出每一帧，必须在有效编码信号前添加一个“帧头”。
采取的“帧头”是连续发三个“1”，然后是14个时钟节拍的编码输出信号。
dout帧头用一个计数变量countt 控制三个节拍的帧头reset上升沿来到时，countt就开始启动计数，由于电路的反馈作用，countt的初值不是“000”故选用了“011”“100”“101”这三个状态dout输出高电平。
在时钟下降沿的时候对countt进行计数，在时钟上升沿的时候利用count状态来判断相应操作。
If (((Q1 xor Q2)=‘1’) and reset=‘1’) thencountt<="001"; flag1<='1'; //flag1 表示countt计数已启动Elsif (clk'event and clk='0') thenIf (flag='1' and flag1=‘1’) thencountt<=countt+1;End if;If (countt="101") thencountt<="110"; flag1<='0';End if;End if;If (clk'event and clk=‘1’) thenCase countt isWhen "001" => flag<='1';When "010" => flag<='1';When "011" => flag<='1';dout<='1';When "100" => flag<='1';dout<='1';When "101" => flag<='0';。
When others => dout<=。
; 。
End case;End if;开关S1 , S2等控制信号的产生vdin 移位寄存器反馈控制信号vdin=‘1’，构成反馈环，信息码输出vdin=‘0’，断开反馈环，监督码输出workks 编码工作信号workks=‘1’，编码的14个节拍中workks=‘0’，其余帧头信息码0001 监督码011输入的串行信号为00010001，得到信息码0001。
监督码011，不编码期间dout=0 cout 是循环周期为7的计数信号，1，2，4，3节拍输出信息码，6，7，5节拍输出监督码。
【解码模块系统框图】在这个大实验中，我主要负责了(7，4)BCH 解码器的实现，下面我也主要做关于解码器的总结。
【理论介绍】该BCH 译码器实际上是基于错误图样识别的译码器，也叫做梅吉特译码器，它的原理图如下所示：错误图样识别器是一个具有n-k 各输入端的逻辑电路，原则上可采用查表的方法，根据校正子找到错误图样，利用循环码的特性可以简化识别电路。
梅吉特译码器特别适合纠正t<=2个随机独立错误的纠错码。
(7,4)循环汉明码的生成多项式是1)(3++=D D D g ，相应的梅吉特译码器如下图所示：但是由于这种电路译一组码共需2n个节拍，必须等第一组码元移出缓存器后才能接收第二组，因此只能间歇的工作，为了使译码连续，实际电路必须再加以个校正子计算电路，；两个除法电路并联，交替工作。
(7，4)循环码完整译码器电路如下图所示：解码器各门的状态和时钟节拍的关系门1：clk 在1-5 、8-12、15-18时处于打开状态，表示输入的数据打入缓存门2：clk在8-12 15-18时处于打开状态，表示选通第一路做校正子计算门3：为门2的反，表示选通第二路做校正子计算门4：clk在1-8 15-18时处于打开状态，表示选择第一路的校正子用于校正运算门5：为门4的反，表示选择第二路的校正子做校正运算帧识别问题由于从单片机发过来的并行数据是一帧一帧的，为了使解码器能够顺利的识别出每一帧，必须在编码之后，每个帧前面添加一个“帧头”以便于解码器准确的探测帧。
在这个实验中，我们采取的“帧头”就是在信息数据前面连续发三个“1”，这样，在解码端，在探测帧的时候，发现连续的三个“1”，则认为有一个帧到来。
经过FPGA的仿真，帧识别问题可以通过这种方法成功的解决。
软件仿真的结果：输入有一位误码时：可见，对于一位误码情形，(7，4)BCH解码器能够正确的纠错。
附录：解码器源程序(VHDL)library IEEE;use IEEE.std_logic_1164.ALL;use ieee.std_logic_unsigned.all;entity decoder isport (clk,din: in std_logic;dout: out std_logic_vector(7 downto 0);ready:out std_logic);end decoder;architecture decodera of decoder issignal buf: std_logic_vector(3 downto 0 );signal gate1, gate2, in_b,out_b,enable,dout1,dout2: std_logic;signal s1,s2:std_logic_vector(2 downto 0);signal out_buf:std_logic_vector(7 downto 0);signal din_buf:std_logic; --串行输入数据的寄存器signal detect_buf:std_logic;begindetect_buf<=din;ready<=enable;--4级缓存器cache:process(clk)beginwait until clk'event and clk='1';if enable='1' thendin_buf<=din;if in_b='1' thenbuf<=buf(2 downto 0) & din_buf;end if;end if;end process cache;--校正子计算电路syndrome: process (clk)beginwait until clk'event and clk='1';if enable ='1' then--如果gate1为1，则选通第一路if gate1='1' thens1(0)<=s1(2) xor din_buf;s1(1)<=s1(0) xor s1(2);s1(2)<=s1(1);s2(0)<=s2(2);s2(1)<=s2(0) xor s2(2);s2(2)<=s2(1);elses2(0)<=s2(2) xor din_buf ;s2(1)<=s2(0) xor s2(2);s2(2)<=s2(1);s1(0)<=s1(2);s1(1)<=s1(0) xor s1(2);s1(2)<=s1(1);end if;end if;end process syndrome;output:process(clk)beginwait until clk'event and clk='1';if out_b='1' thencase gate2 iswhen '1'=>out_buf<=out_buf(6 downto 0)&((s1(0) and (not s1(1)) and s1(2)) xor buf(3));when others=>out_buf<=out_buf(6 downto 0)&((s2(0) and (not s2(1)) and s2(2)) xor buf(3));end case;end if;end process output;--采集帧以及设置各个门的进程clock: process(clk)variable count:integer range 0 to 20;variable shit:integer range 0 to 2;beginwait until clk'event and clk='1';--探测帧,设置enable信号--探测到帧时，将计数器清零，准备计数if enable='0' thenif detect_buf='1' thencase shit iswhen 0 => shit:=1;when 1 => shit:=2;when 2 => shit:=0;enable<='1';end case;elseshit:=0;end if;count:=0;gate1<='1';gate2<='1';in_b<='1';out_b<='0';elsecase count iswhen 4 => in_b<='0';when 7 => in_b<='1'; out_b<='1'; gate1<='0';when 11 => in_b<='0'; gate2<='0'; out_b<='0';when 14 => in_b<='1'; out_b<='1'; gate1<='1';when 19 => count:=0;in_b<='0'; out_b<='0';dout<=out_buf;enable<='0';when others => count:=count;end case;count:=count+1;end if;end process clock;end decodera;【单片机接口】单片机用于实现电脑（串口）与FPGA（并口）之间的数据通信。
