西工大数字逻辑电路实验4

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和 FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果A B C S C00000001100101001101100101010111001111112、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。

3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。

1）用 QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求2：编写一个将二进制码转换成 0-F 的七段码译码器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板，利用开发板上的数码管验证。

要求3：编写一个计数器。

1）用QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

要求4：编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。

1）下载到 DE0 开发板验证。

（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的 LED 灯观察输出信号）。

2）电路框图如下：扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。

（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示 0WHEN"0001"=>dis_out<="1111001";--显示 1WHEN"0010"=>dis_out<="0100100";--显示 2WHEN"0011"=>dis_out<="0110000";--显示 3WHEN"0100"=>dis_out<="0011001";--显示 4WHEN"0101"=>dis_out<="0010010";--显示 5WHEN"0110"=>dis_out<="0000010";--显示 6WHEN"0111"=>dis_out<="1111000";--显示 7WHEN"1000"=>dis_out<="0000000";--显示 8WHEN"1001"=>dis_out<="0010000";--显示 9WHEN"1010"=>dis_out<="0001000";--显示 AWHEN"1011"=>dis_out<="0000011";--显示 bWHEN"1100"=>dis_out<="1000110";--显示 CWHEN"1101"=>dis_out<="0100001";--显示 dWHEN"1110"=>dis_out<="0000110";--显示 EWHEN"1111"=>dis_out<="0001110";--显示 FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到 1Hz 时=25000000。

实验五：计数器及其应用实验目的：1.熟悉常用中规模计数器的逻辑功能。

2.掌握二进制计数器和十进制计数器的工作原理和使用方法。

3.运用集成计数器构成1/N 分频器。

实验设备：数字电路试验箱，数字双踪示波器，函数信号发生器， 74LS90 及 Multisim 仿真软件。

实验原理：计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆 (双向)计数器等。

目前， TTL和 CMOS电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。

实验中用到异步清零二-五-十进制异步计数器 74LS90。

74LS90 是一块二 -五-十进制异步计数器，外形为双列直插，引脚排列如图(1) 所示，逻辑符号如图( 2)所示，图中的 NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器RR 构成异步五进制计数器。

在 74LS90计数器电路中，设有专用置“ 0”端0(1)、0(2)和置“9”端S9(1)、S9(2)。

其中R0(1)、R0(2)为两个异步清零端，S9(1)、S9(2)为两个异步置 9 端， CP1、CP2为两个时钟输入端， Q0~Q3为计数输出端， 74LS90的功能表见表 (1)，由此可知：当 R1=R2=S1=S2=0时，时钟从 CP1引入， Q0 输出为二进制；时钟从 CP2 引入， Q3 输出为五进制；时钟从 CP1 引入，而 Q0 接 CP2 ，即二进制的输出与五进制的输入相连，则 Q3Q2Q1Q0 输出为十进制( 8421BCD 码)；时钟从 CP2引入，而 Q3 接 CP1 ，即五进制的输出与二进制的输入相连，则 Q0Q1Q2Q3 输出为十进制 ( 5421BCD码)。

西安交通大学电子技术实验报告——智力抢答器的设计班级：姓名：学号：日期：2015年6月30日联系电话：一、实验目的电子技术专题实验是对《数字逻辑电路》课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。

通过智力抢答器的设计与分析实验，加强与巩固学对数字逻辑电路设计的基本方法和技巧的掌握，同时熟悉QuartusⅡ软件及实验室多功能学习机硬件平台，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。

通过本实验，一方面提高学生运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，将理论与实际问题相结合，为以后的计算机硬件课程的学习奠定良好的基础。

二、系统设计概要1、项目名称————智力抢答器的设计2、系统设计要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。

同时，还可以设置计分、犯规及奖惩计录等多种功能。

本设计的具体要求是：(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。

(2) 电路具有第一抢答信号的鉴别和锁存功能。

(3) 设置计分电路。

(4) 设置犯规电路。

三、系统设计方案1、总体概述根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。

根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。

对于需显示的信息，需增加或外接译码器YMQ，进行显示译码。

数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。

（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

实验4 译码器及其应用
一、实验目的
1.掌握中规模集成译码器的逻辑功能和使用方法；
2.熟悉掌握集成译码器74LS138的应用；
3.掌握集成译码器的扩展方法。

二、实验设备
1.数字电路实验箱
2.集成电路: 74LS20
3、集成电路: 74LS138
三、实验内容
1.74LS138译码器逻辑功能的测试；
2、利用3-8译码器74LS138和与非门74LS20实现函数:
3.用两片74LS138组成4-16线译码器；
四、实验结果
1.74LS138译码器逻辑功能的测试；
2.利用3-8译码器74LS138和与非门74LS20实现函数:
3.用两片74LS138组成4-16线译码器；
五、心得体会
通过这次试验我更加深刻的学习了译码器相关知识及其应用, 也比较系统的掌握了用Multisim进行仿真的方法。

第1篇一、实验目的1. 理解数字电路的基本组成和基本逻辑门的工作原理。

2. 掌握常用逻辑门电路的设计方法。

3. 培养动手能力和分析问题、解决问题的能力。

二、实验仪器与设备1. 数字逻辑实验箱2. 逻辑分析仪3. 示波器4. 逻辑笔5. 实验指导书三、实验原理数字电路是由逻辑门、触发器等基本元件组成的，用于处理和传输二进制信息的电子系统。

本实验主要涉及以下几种基本逻辑门：1. 与门（AND）2. 或门（OR）3. 非门（NOT）4. 异或门（XOR）5. 同或门（XNOR）这些逻辑门可以组合成复杂的逻辑电路，实现各种逻辑功能。

四、实验内容1. 基本逻辑门实验（1）观察与门、或门、非门、异或门、同或门的基本逻辑功能。

（2）通过实验验证逻辑门电路的正确性。

2. 组合逻辑电路实验（1）设计一个四路数据选择器。

（2）设计一个编码器，将10个二进制数编码成4位二进制数。

（3）设计一个译码器，将4位二进制数译码成10个输出信号。

3. 时序逻辑电路实验（1）观察触发器的逻辑功能。

（2）设计一个计数器，实现从0到9的计数功能。

五、实验步骤1. 基本逻辑门实验（1）根据实验指导书，搭建与门、或门、非门、异或门、同或门的实验电路。

（2）通过逻辑笔和逻辑分析仪观察各个逻辑门的输入输出关系。

（3）分析实验结果，验证逻辑门电路的正确性。

2. 组合逻辑电路实验（1）根据实验要求，设计四路数据选择器的电路图。

（2）搭建实验电路，通过逻辑笔和逻辑分析仪观察数据选择器的输入输出关系。

（3）分析实验结果，验证数据选择器的正确性。

（4）根据实验要求，设计编码器的电路图。

（5）搭建实验电路，通过逻辑笔和逻辑分析仪观察编码器的输入输出关系。

（6）分析实验结果，验证编码器的正确性。

（7）根据实验要求，设计译码器的电路图。

（8）搭建实验电路，通过逻辑笔和逻辑分析仪观察译码器的输入输出关系。

（9）分析实验结果，验证译码器的正确性。

3. 时序逻辑电路实验（1）根据实验要求，设计计数器的电路图。

实验七：数码管显示控制电路一． 实验目的：能自动循环显示数字0、1、2、3、4、5、6、0、2、4、1、3、5 二． 实验设备：数字电路实验的，数字双踪示波器，函数信号发生器，数字万用表，74LS161及若干门元件，Multisim 仿真软件。

三． 实验原理：计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。

实验中用到异步清零同步置数四位二进制计数器74LS161。

74LS161为异步清零计数器，即端输入低电平，不受CP 控制，输出端立即全部为“0”。

74LS161具有同步置数功能，在端无效时，端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入，即同步预置功能。

和都无效，T 或P 任意一个为低电平，计数器处于保持状态，即输出状态不变。

只有四个控制输入都为高电平，计数器才实现16加法计数。

74LS161引脚排列如图（1）所示，表（1）为它的功能表。

图（1）↑DCBAr C r C D L 3210D D D D r C DL1 ↑表（1）四．实验内容：用DCBA四位二进制数表示要求显示的十进制数数列，用Q3Q2Q1Q0的输出分别组合出DCBA的函数表达式：D=0C=Q3 Q1 Q2 + Q3 Q1 Q0B=Q3 Q1 Q2 Q0 + Q3 Q2(Q1〇Q0) （〇为异或门，符号打不出）A=Q3 Q2 Q1 + Q3 Q0 Q1 Q2按照DCBA的输出函数连接电路图，其中计数序列长度为13，所以将74LS161连接成14进制，当Q3Q2Q0同时输出为1时，送给Cr端一个置零信号，完成一次循环。

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和 FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果A B C S C00000001100101001101100101010111001111112、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。