第 6 章 异步时序逻辑电路
异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变 化直接作用的结果。
根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑 电路和电平异步时序逻辑电路两种类型。
两类电路均有 Mealy 型和 Moore 型两种结构模型。
6.1 脉冲异步时序逻辑电路
6.1.1 概述
一、结 构
脉冲异步时序电路的一般结构如下图所示。
图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。
二、输入信号的形式与约束
1.输入信号为脉冲信号;
2.输入脉冲的宽度必须保证触发器可靠翻转;
3.输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才 能到来;
4.不允许两个或两个以上输入端同时出现脉冲。对 n 个输入端的电路，其一位输入 只允许出现 n+1 种取值组合，其中有效输入种取值组合为 n 种。
三、输出信号的形式
脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号。
6.1.2 脉冲异步时序逻辑电路的分析
一、分析方法与步骤
1. 分析方法
脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。
注意两点：
⑴当存储元件采用时钟控制触发器时， 对触发器的时钟控制端应作为激励函数处理。
仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器 状态不变。
⑵根据对输入的约束，分析时可以排除两个或两个以上输入端同时出现脉冲以及输 入端无脉冲出现情况，从而使图、表简化。
2. 分析步骤
(1) 写出电路的输出函数和激励函数表达式；
(2) 列出电路次态真值表或次态方程组；
(3) 作出状态表和状态图；
(4) 用文字描述电路的逻辑功能（必要时画出时间图）。
二、 分析举例
例分析下图所示脉冲异步时序逻辑电路，指出该电路功能。
&
解:该电路由两个 J-K 触发器和一个与门组成，有一个输入端 x 和一个输出端 Z，输 出是输入和状态的函数，属于Mealy型脉冲异步时序电路。
⑴ 写出输出函数和激励函数表达式
Z = xy2y1
J2 = K2 =1 ； C2 = y1
J1 = K1 =1 ； C1 = x
⑵ 列出电路次态真值表
J-K 触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端 C1、C2 何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟端有“↓” 出 现时，相应触发器状态才能发生变化，否则状态不变。
⑶ 作出状态表和状态图
根据次态真值表和输出函数表达式（Z = xy2y1），可作出该电路的状态表和状态图
如下。
⑷画出时间图并说明电路逻辑功能。
为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或
状态图画出该电路的时间图如下图所示。
由状态图和时间图可知，该电路是一个模 4 加1 计数器，当收到第四个输入脉冲时， 电路产生一个进位输出脉冲。
6.1.3 脉冲异步时序逻辑电路的设计
一、方法与步骤
⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序逻辑电路设计大致相同， 主 要应注意两个问题。
⑴由于不允许两个或两个以上输入端同时为 1（用 1 表示有脉冲出现），设计时可以 作如下处理：
J K
Q (n+1) 0 0
0 1
1 0
1 1 Q 0 1 Q
? 当有多个输入信号时，只需考虑多个输入信号中仅一个为 1 的情况；
? 在确定激励函数和输出函数时，可将两个或两个以上输入同时为 1 的情况作为无 关条件处理。
⑵当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。 设计时通过对触发器的时钟端和输入端综合处理，有利于函数简化。
⒉步骤
设计过程与同步时序电路相同，具体如下：
二、举例
例 用 T 触发器作为存储元件，设计一个异步模 8 加 1 计数器，电路对输入端 x 出 现的脉冲进行计数，当收到第八个脉冲时，输出端Z 产生一个进位输出脉冲。
解 由题意可知，该电路模型为Mealy 型。由于状态数目和状态转换关系非常清楚， 可直接作出二进制状态图和状态表。
⑴作出状态图和状态表
设电路初始状态为“000”，状态变量用 y2、y1、y0 表示，可作出二进制状态图如 下。
相应二进制状态表为：
x/z
101
1/0
⑵确定激励函数和输出函数
假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时， 令相应触发器的时钟端为1(有脉冲出现)，T 端为1。
根据状态表，可得到x为 1时激励函数和输出函数真值表：
根据激励函数和输出函数真值表，并考虑到x为0时(无脉冲输入, 电路状态不变) ， 可令各触发器时钟端为0，输入端T随意。可得到简化后的激励函数和输出函数表达式如 下：
C2 = xy1y0 ； T2 = 1
C1 = xy0 ； T1 = 1
C0 = x ； T0 = 1
Z = xy2y1y0
⑶画出逻辑电路图
根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。
6.2 电平异步时序逻辑电路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同的特点：
☆ 电路状态的转换是在脉冲作用下实现的；
☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
● 脉冲信号只不过是电平信号的一种特殊形式。
● 电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。
将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路——电 平异步时序逻辑电路。
一、电平异步时序逻辑电路的结构特点
⒈ 结构框图
图中：
x1，…， xn：外部输入信号；
Z1，…，Zm：外部输出信号；
Y1，…，Yr：激励状态；
y1，…，yr：二次状态；
Δt1，…，Δtr：反馈回路中的时间延迟。
⒉ 组成
电平异步时序逻辑电路可由逻辑门加反馈组成。
例如：用“或非”门构成的R-S触发器。
⒊逻辑方程
电路可用以下逻辑方程组描述：
Zi = fi(x1,…,xn,y1,…,yr) i=1,…,m
Yj = gj(x1,…,xn,y1,…,yr) j=1,…,r
yj(t+△tj) = Yj(t)
⒋电平异步时序逻辑电路的特点
电平异步时序电路具有如下特点：
⑴电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高； ⑵电路的二次状态和激励状态仅仅相差一个时间延迟。
二次状态y 是激励状态 Y 经过延迟Δt 后的“重现”。
⑶输入信号的一次变化可能引起二次状态的多次变化。
⑷电路在状态转换过程中存在稳定状态和非稳定状态。
稳定状态： Y=y
非稳定状态 ：Y≠y
⒌ 输入信号的约束
(1)不允许两个或两个以上输入信号同时发生变化。
(2)输入信号变化引起的电路响应必须完全结束后,才允许输入信号再次变化。换句 话说，必须使电路进入稳定状态后，才允许输入信号发生变化。
二 . 电平异步时序逻辑电路的描述方法
1．用逻辑方程描述
电路可用以下逻辑方程组描述：
Zi = fi(x1,…,xn,y1,…,yr) i=1,…,m
Yj = gj(x1,…,xn,y1,…,yr) j=1,…,r
yj(t+△tj) = Yj(t)
2. 流程表
流程表：是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二 次状态之间关系的一种表格。 流程表的一般格式如下表所示。
y
R S Y + =
构造流程表应注意两点：
? 将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非 稳态。
? 将一位输入的各种取值按代码相邻的关系排列(与卡诺图相同)，以表示输入信号 只能在相邻位置上发生变化。
例如，用或非门构成的基本 R-S 触发器是一个最简单的电平异步时序逻辑电路。该 电路的状态即输出，属于 Moore 型电平异步时序逻辑电路的特例。其激励方程为
根据激励方程和约束条件RS = 0，可作出相应流程表如下表所示。
3. 总态图
电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号 作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确 切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。
总态：指电路输入和二次状态的组合，记作(x,y)。
在流程表中，代表某种输入取值的一列和代表某个二次状态的一行的交叉点对应一 个总态。
总态图：反映稳定总态之间转移关系及相应输出的一种有向图。
一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间 的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。
例如，R-S触发器的流程表所对应的总态图如下图所示。
(00,0)/0 (01,1)/1
(10,0)/0 (00,1)/1
6.2.2 电平异步时序逻辑电路的分析
一、 一般步骤
(1)根据逻辑电路图写出输出函数和激励函数表达式；
(2)作出流程表；
(3)作出总态图或时间图；
(4)说明电路逻辑功能 。
二、举例
例分析下图所示电平异步时序逻辑电路。
解 该电路有两个外部输入x1、x2；两条反馈回路，对应的激励状态为Y1、Y2,二次 状态为y1、y2；一个外部输出Z。输出仅仅是状态的函数，属于Moore模型。
(1) 写出输出函数和激励函数表达式
根据逻辑电路图可写出输出函数和激励函数表达式如下。
(2)作出流程表
(3)作出总态图
当电路收到输入序列“00→10→11”时 ，才产生一个高电平输出信号，其他情况下 均输出低电平。
(4)说明电路功能
从总态图可以看出，仅当电路收到输入序列“00→10→11”时 ，才产生一个高电平 输出信号，其他情况下均输出低电平。因此，该电路是一个“00→10→11”序列检测器。
6.2.3 电平异步时序逻辑电路反馈回路间的竞争
一、竞争现象
前面对电路进行分析时，是在假定各回路之间延迟时间相同的情况下对电路的工作 过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反 馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之 间引起竞争。
竞争：是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于 1 1 2 1 1 1 2 2 1 2 2 1
2 x y x
Y y x x y x x
Y y y Z + = + = =
各反馈回路延迟时间的不同，使状态的变化有先有后而导致不同状态响应过程的现象。
1.竞争的两种类型
根据竞争对电路状态转移产生的影响，可将竞争分为非临界竞争和临界竞争两种类 型。
非临界竞争：若竞争的结果最终能到达预定的稳态，则称为非临界竞争。
临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称 为临界竞争。
2.实例分析
例如,右图所示某电平异步时序电路的流程表如下。
当电路处在稳定总态（00，00）和（10，11），输入发生变化时，电路状态响应过程 将如何呢？
从表可以看出，当电路处于稳定总态(00,00),输入 x2x1 由 00→10 时，引起激励状 态 Y2Y1 从 00→11；当电路处于稳定总态(10，11)、输入 x2x1 由 10→00 时，激励状态 Y2Y1从11→00。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间 Δt1和Δt2不相等时，电路中将产生竞争。
(1)当电路处于稳定总态(00，00)、输入 x2x1 由 00→10 时：
分析：
Δt2=Δt1：到达预定的稳定总态(10，11)。
Δt2<Δt1：电路到达了一个非期望的稳定总态(10，10)
Δt2>Δt1：电路到达了一个非期望的稳定总态(10，01)。
结论：本次竞争为临界竞争！
(2)当电路处于稳定总态(10，11)、输入 x2x1 由 10→00 时，其状态响应过程如下。
分析如下：
Δt2=Δt1：到达预定的稳定总态(00，00)。
Δt2<Δt1：到达预定的稳定总态(00，00)。
Δt2>Δt1：到达预定的稳定总态(00，00)。
结论如下：本次竞争属于非临界竞争！
用流程表检查电路竞争的一般法则：
☆当从某一稳态出发，输入信号发生允许变化、引起两个或两个以上激励状态同时 发生变化时，由于反馈回路之间延迟时间的不同会使电路产生竞争。
☆若输入信号变化所到达的列只有一个稳态，则该竞争属于非临界竞争；若输入信 号变化所到达的列有两个或两个以上稳态，则该竞争属于临界竞争。
非临界竞争的存在不会影响电路的正确工作，但临界竞争的存在却将导致电路状态 转换的不可预测。为了确保电平异步时序电路能可靠地实现预定功能，电路设计时必须 避免发生临界竞争！
6. 3 电平异步时序逻辑电路的设计
6.3.1 设计的一般步骤和方法
一般步骤如下：
1. 根据设计要求，建立原始流程表；
2. 化简原始流程表，得到最简流程表；
3. 状态编码，得到二进制流程表；
4. 确定激励状态和输出函数表达式；
5. 画出逻辑电路图。
一、建立原始流程表
原始流程表是对设计要求的一种最原始的抽象。建立原始流程表时通常借助时间图 或原始总态图。即首先根据题意画出典型输入、输出时间图或作出原始总态图。
根据时间图建立原始流程表的过程如下。
1. 画出典型输入、输出时间图并设立相应状态
由于电平异步时序电路约定对于每次输入信号变化，必须保证电路进入稳定状态后 才允许输入信号再次变化，所以，应根据题意设立与各时刻输入、输出对应的稳定状态。
2. 建立原始流程表
根据时间图和所设立的状态建立原始流程表，一般分为3步进行。
(1) 画出原始流程表，并填入稳定状态和相应输出
由于根据时间图设立状态时，对不同的输入取值总是设立不同的状态进行区分的， 这就使得原始流程表中每一行只有一个稳定状态。显然，时间图上设立了多少个状态， 原始流程表便有多少行。
(2)填入非稳定状态并指定相应的输出，完善流程表
由于表中每行只有一个稳定状态，所以，在稳态下输入信号发生允许变化时，电路 不可能直接进入另一个稳态。
假定每次输入信号发生变化时，电路总是经过一个非稳定状态后进入另一个稳定状 态，根据时间图中的状态转移关系，可在原始流程表中填入相应的非稳定状态。
注意：当从某一稳态出发，输入信号发生允许变化所引起的状态转移，不能用时间 图中所设立的状态来表示时，则应根据题意补充新的状态，以便无遗漏地反映设计要求。
非稳定状态下输出指定的法则为：
若转换前后两个稳定状态的输出相同，则指定非稳定状态下的输出与稳态下的输出 相同；若转换前后两个稳定状态的输出不同，则可指定非稳定状态下的输出为任意值
“d”。(思考：为什么？)
(3) 填入无关状态和无关输出
对稳态下输入不允许到达的列，在相应处填入任意状态和任意输出，用“d”表示， 即作为无关处理。
例某电平异步时序逻辑电路有两个输入端x1和x2，一个输出端Z。输出与输入之 间的关系为：若x1x2=00,则Z=0，之后当x1x2=01或10时，Z=1；若x1x2=11，则Z=1， 之后当x1x2=01或10时，Z=0。作出该电路的原始流程表。
解借助时间图形成该电路原始流程表的过程如下。
(1) 画出典型输入、输出时间图并设立相应状态
根据题意，可画出该电路典型输入、输出时间图并设立状态如下。
(2)建立原始流程表
根据波形图中设立的状态和填写原始流程表的步骤，可构造出该问题的原始流程表。
二、化简原始流程表
目的-----简化电路结构。
在进行电平异步时序逻辑电路设计时，流程表中的状态数目决定了电路中反馈回路
的数目，即状态数目的多少与电路的复杂程度直接相关。为了获得一种经济、合理的设 计方案，必须对原始流程表进行化简，求出最简流程表。
由于原始流程表中含有不确定的状态和输出，因而原始流程表的化简是建立在状态 相容这一概念基础之上的。
1．相容行的概念
原始流程表中的每一行代表一个稳定状态，因而相容状态的概念被引申为相容行的 概念。
相容行：对于原始流程表中的某两行，如果每一列给定的输出相同，且给定的激励 状态相同、交错、循环、相容或为各自本身，则这两行为相容行。
注意：☆在检查输出时，对于一个给定而另一个任意，或者两个均任意的情况，作 为相同情况处理。
☆在检查激励状态时，按以下原则确定稳定状态、非稳定状态和任意状态的相容性。
(1)稳定状态 i 和非稳定状态 i 相容；
(2)若稳定状态 i 和 j 相容，则稳定状态 和非稳定状 态 j 相容；
(3)若稳定状态 i 和 j 相容，则非稳定状态 i 和 j 相容；
(4)稳定状态 i 和非稳定状态 i 均与任意状态“d”相容,任意状态“d”与任意状态 “d”相容。
2.化简的方法与一般步骤
化简原始流程表与化简不完全给定状态表的过程类似。
（1）作隐含表，找出相容行对；
（2）作合并图，求出最大相容行类；
（3）从相容行类中选择一个最小闭覆盖；
（4）状态行合并，作出最简流程表。
注意:
对各相容行类中的相容行进行合并时,当输出存在给定值和任意值“d” 时，合并后 取给定值；当激励状态存在稳定状态和非稳定状态时，合并时取稳定状态；当激励状态 存在给定状态和任意状态“d”时，合并时取给定状态。
例 化简如下原始流程表。
解根据化简原始流程表的方法和步骤，化简过程如下：
1）作隐含表，找相容行
原始流程表对应的隐含表如右下图所示。
根据相容行的判断规则，可找出相容行对：(1，2)，(1，3)，(2，3)，(2，6)，(3， 5)，(4，5) ，(4，6)，(5，6)。
(2)作合并图，求最大相容行类
根据所得出的相容行对，可作出合并图如下图所示。
由合并图可知，最大相容行类为：
(1，2，3)，(4，5，6)，(3，5)，(2，6)。
(3)选择一个最小闭覆盖
选择最大相容行类构成的集合{(1，2，3)，(4, 5, 6)}，便可满足覆盖、闭合和最 小3个条件。所以，该集合即为原始流程表的最小闭覆盖。
(4)作出最简流程表
令：(1，2，3) A，(4，5，6) B，可得到最简流程表如下表所示。
三、 状态编码
状态编码的任务：
(1) 根据化简后的状态数目确定二进制代码的位数；
(2) 选择一种合适的状态分配方案，将每个状态用一个二进制代码表示。
注意：确定分配方案时应考虑的主要问题是如何避免反馈回路之间的临界竞争，保 证电路可靠地实现预定功能。
常用的几种方法:
1. 相邻状态，相邻分配
相邻状态：是指稳态下输入取值作相邻变化时，需要直接发生转换的状态。
相邻分配：是指分配给相邻状态的代码为相邻代码。
通常借助状态相邻图确定流程表中各状态的相邻关系。
状态相邻图:将流程表中的每一个状态加圈表示，并从每一个稳态出发，找出输入取 值作相邻变化时的下一个稳态,用有向线段将其连接起来，表示这两个状态为相邻状态。
例对如下流程表进行状态编码，求出二进制流程表。
解 根据“相邻状态，相邻分配”的法则，首先根据流程表作出状态相邻图。 根据流程表作出状态相邻图如右下图所示。
流程表中共有 4 个状态，需两位代码,设二次状态用 y2、y1 表示。根据相邻图，可 选择如右卡诺图所示的状态分配方案。
即用 00 表示 A，01 表示 B，10 表示 C，11 表示 D。
将给定流程表中的状态用相应二进制编码表示，即可得到相应二进制流程表。 该二进制流程表，消除了竞争现象。
2. 增加过渡状态，实现相邻分配
对于某些流程表，尽管相邻图上状态的最大相邻状态数 L 不大于状态分配的最小代
A C
D
B
码位数m，但状态之间的相邻关系形成由奇数个状态构成的闭环，因而无法直接实现状态 的相邻分配。解决这类问题的一种常用的方法是通过增加过渡状态，实现相邻分配，得 到一个无竞争的二进制流程表。
例对如下流程表进行状态编码，得到二进制流程表。
解根据给定流程表可作出状态相邻图如右下图所示。尽管相邻图上每个状态只有 两个相邻状态，但由于 3 个状态之间的相邻关系构成一个闭环，所以，用两位代码无法 满足其相邻关系。
如果在状态 A 和 C 之间增加过渡状态 D， 将 A→C 改为 A→D→C,C→A 改为 C→D→A,即如右图所示：
在状态 A 和 C 之间增加过渡状态 D 后，可将流程表修改成如右下表所示。修改后的 流程表中增加了新的一行，但该行没有稳定状态，因为状态 D 仅在稳态 A 和 C 发生转换 时完成过渡作用。
设二次状态用y2、y1表示，相应激励状态用Y2、Y1表示，令y2y1取值00 表示 A， 01 表示 B，10 表示 D，11 表示 C，即可得到相应二进制流程表
如右下表所示，该流程表描述的电路中不存在竞争。
3. 允许非临界竞争，避免临界竞争
对于有的流程表，虽然无法用最少位数的代码实现无竞争的状态分配，但可以通过 将竞争限制在只有一个稳态的列，即允许非临界竞争，从而实现无临界竞争的状态分配。
例对如下流程表进行状态编码，得到二进制流程表。
解给定流程表的状态相邻图如右下图所示。
显然，用两位二进制代码无法实现相邻状态相邻分配。但在该流程表中，状态 A 和 C 之间的转换只发生在 x2x1=00 和 x2x1=01 这两列，而这两列各只有一个稳定状态，这 就意味着 A 和 C 发生转换时，即使产生竞争也属于非临界竞争。即在状态分配时 A 和 C 可以不相邻。排除A和 C的相邻关系后，状态编码只需满足A和B、A和D、D 和C、C和
第六章 时序逻辑电路 【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=? 电路能自启动。状态转换图如图A6.3 【题 6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3
Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图A6.5 1 图A6.5 【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。
A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQQ AQQ =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 212 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图A6.6。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）
第六章时序逻辑电路
6.1 概述 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入， 还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决 定输出.
二、时序电路的一般结构形式与功能描述方法
可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程
三、时序电路的分类 1、同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。 异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少 应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。 解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。 解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。 解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。 解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序 电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。 解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
第五章时序逻辑电路
第五章 触发器 本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR 锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端 或置1 复位端 或 Q Q ' D 'S D 'R 电路结构
称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。 从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许 保持
思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10
第 6 章 异步时序逻辑电路 异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变 化直接作用的结果。 根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑 电路和电平异步时序逻辑电路两种类型。 两类电路均有 Mealy 型和 Moore 型两种结构模型。 6.1 脉冲异步时序逻辑电路 6.1.1 概述 一、结 构 脉冲异步时序电路的一般结构如下图所示。 图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。 二、输入信号的形式与约束 1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转; 3.输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才 能到来; 4.不允许两个或两个以上输入端同时出现脉冲。对 n 个输入端的电路，其一位输入 只允许出现 n+1 种取值组合，其中有效输入种取值组合为 n 种。 三、输出信号的形式 脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号。 6.1.2 脉冲异步时序逻辑电路的分析 一、分析方法与步骤 1. 分析方法
脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。 注意两点： ⑴当存储元件采用时钟控制触发器时， 对触发器的时钟控制端应作为激励函数处理。 仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器 状态不变。 ⑵根据对输入的约束，分析时可以排除两个或两个以上输入端同时出现脉冲以及输 入端无脉冲出现情况，从而使图、表简化。 2. 分析步骤 (1) 写出电路的输出函数和激励函数表达式； (2) 列出电路次态真值表或次态方程组； (3) 作出状态表和状态图； (4) 用文字描述电路的逻辑功能（必要时画出时间图）。 二、 分析举例 例分析下图所示脉冲异步时序逻辑电路，指出该电路功能。 & 解:该电路由两个 J-K 触发器和一个与门组成，有一个输入端 x 和一个输出端 Z，输 出是输入和状态的函数，属于Mealy型脉冲异步时序电路。 ⑴ 写出输出函数和激励函数表达式 Z = xy2y1 J2 = K2 =1 ； C2 = y1 J1 = K1 =1 ； C1 = x ⑵ 列出电路次态真值表 J-K 触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端 C1、C2 何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟端有“↓” 出 现时，相应触发器状态才能发生变化，否则状态不变。
第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。 题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。 题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。 解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 解：
第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 题9.3图 题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”） 题9.6图
第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。 题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。 题9.8图
第9章 时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。 题9.11图 题9.10图
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
第六章时序逻辑电路复习练习题 一、填空题： 1.构造一个模6计数器需要个状态，个触发器。构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。 2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。 3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 5. 要组成模15计数器，至少需要采用 4 个触发器。 6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。 7. 74LS161是_a_（a.同步b.异步）二进制计数器。它具有_清除_，_置数__，_保持_和计数等四种功能。 8. 74LS290是__b__（a.同步b.异步）非二进制计数器。 9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。 10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。 二、选择题： 1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。 （1）4 （2）5 （3）加（4）减 2、用n个触发器构成计数器，可得到的最大计数长度为（ A ） A. 2n B.2n C.2n D.n 3、一块7490十进制计数器中,它含有的触发器个数是( A ) A. 4 B. 2 C. 1 D. 6 4.一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10 5、利用中规模集成计数器构成任意进制计数器的方法有( ABC ) A.复位法 B.预置数法 C.级联复位法 三．判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个
异步时序逻辑电路分析方法案例说明 下图8.41为一multisim 的仿真的异步时序逻辑电路，试调试电路，分析该电路的功能。 图8.41 异步时序逻辑电路 由图8.41可知，FF1的时钟信号输入端是由FF0的输出相连，所以该电路为异步时序 逻辑电路。具体分析方法如下： 1.写方程式 时钟方程：FF 0和FF 2由CP 的下降沿触发，CP CP CP ==20。 FF 1由Q 0的输出的下降沿触发，01Q CP = 输出方程：n Q Y 2= 驱动方程：1,020==K Q J n ；1,111==K J ;1,2012==K Q Q J n n 状态方程： n n n n n Q Q Q K Q J Q 02000010=+=+,CP 下降沿有效； n n n n Q Q K Q J Q 1111111=+=+，Q0下降沿有效； n n n n n n Q Q Q Q K Q J Q 201222212=+=+，CP 下降沿有效 2.列状态转换真值表 上述状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。设现态 为000012=n n n Q Q Q ，代入状态方程，可得表8.8所示的状态转换真值表。下面对表8.9做简单说明：表中第一行取值，在现态000012=n n n Q Q Q 时，先计算Q 2和Q 0的次态为 011012=++n n Q Q ，由于CP1=Q0，其由0跃变1为正跃变（上升沿），故FF1保持0态不变，
这时0011 1112=+++n n n Q Q Q 。表中第二行取值，在现态为001012=n n n Q Q Q 时，得 001012=++n n Q Q ，故此时CP 1=Q 0，信号由1变成0，为负跃变（下降沿），使FF 1由0态翻 转为1态，这时0101 1112=+++n n n Q Q Q 。其余以此类推。 3.逻辑功能说明 有表8.9可知，在输入第5个计数脉冲时，返回初始000状态，同时Y 输出一个负跃变 信号，因此该电路为异步五进制计数器。 4.状态转换图和时序图 如下图8.42所示。 Q 2Q 1Q 0 /Y CP Q 0 Q 1Q 2 (a)状态转换图 (b)时序图 图8.42 状态转换图和时序图
第五章 触发器知识要点 一、 触发器：能储存一位二进制信号的单元 二、 各类触发器逻辑符号、特性表、转换图和特性方程 SR ： n n Q R S Q +=+1 SR=0 JK ： n n n Q K Q J Q +=+1 D ： D Q n =+1 T ： n n n Q T Q T Q +=+1 T'： n n Q Q =+1 三、 各类触发器动作特点及波形图画法 SR 锁存器（基本RS 触发器）：S D 、R D 每一变化对输出均产生影响 SR 触发器（时钟控制RS 触发器）：在CP 高电平期间R 、S 变化对输出有影响 主从JK 触发器：在CP=1期间，主触发器状态随R 、S 变化。CP 下降沿，从触发器按主触发器状态翻 转。在CP=1期间，JK 一次变化现象。 边沿触发器：触发器的次态仅取决于CP （上升沿/下降沿）到达时输入信号状态。 四、 触发器转换 D 触发器和JK 触发器转换成T 和T ’触发器 JK 触发器转换成SR 触发器和T 触发器 六 时序逻辑电路知识要点 一、时序逻辑电路的组成特点： 1. 任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。 2. 时序逻辑电路由组合逻辑电路和存储电路组成。 二、同步时序逻辑电路的分析方法（按步骤解题） 逻辑图→写出驱动方程→写出状态方程→写出输出方程→画出状态转换图 三、 典型时序逻辑电路 1. 数值寄存器及移位寄存器。多用D 触发器,74LS194 2. 用T 触发器构成的计数器。
构成加法计数器: 低位每次翻转，高位当低位全为1时翻转 构成减法计数器：低位每次翻转，高位当低位全为0时翻转 两种控制方式：控制CLK信号；控制T输入端。 3.集成计数器（掌握逻辑符号、功能表，清零和置数的方式） 4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数， 4位同步十进制计数器74LS160：同74LS161 同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能表 双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预置（L）四、时序逻辑电路的设计（按步骤解题） 1．用触发器组成同步计数器的设计方法及设计步骤 逻辑抽象→状态转换图→画出次态以及各输出的卡诺图→利用卡诺图求状态方程和驱动方程、输出方程→检查自启动（如不能自启动则应修改逻辑）→画逻辑图 2．用集成计数器组成任意进制计数器的方法 置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。 如果是异步清零端，则M进制计数器可用第M个状态译码产生控制信号控制清零端，如果是同步清零，则用第M-1个状态译码产生控制信号，产生控制信号时应注意清零端时高电平还是低电平。 置数法：控制预置端来改变计数长度。（预置数为0000） 如果异步预置，则用第M个状态译码产生控制信号 如果同步预置，则用第M-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。 多片级联时进位信号产生：有串行进位和并行进位二种方法 第六章时序逻辑电路 一、填空题 1、时序逻辑电路任何时刻的输出信号不仅取决于，而且还取决于。 2、时序逻辑电路逻辑功能的表示方法有、、、和四种。 3、进行时序逻辑电路的分析时，需要列出逻辑电路的一些方程式，这些方程式包括、、和。 4、用来记忆和统计输入CP脉冲个数的电路，称为。 5、用以存放二进制代码的电路称为。 6、具有存放数码和使数码逐位右移或左移的电路称为。 二、判断题 1、时序逻辑电路的特点是在任何时刻的输出不仅和输入有关，而且还取决于电路原来的状态。（） 2、时序逻辑电路由存储电路和触发器两部分组成。（） 3、为了记忆电路的状态，时序电路必须包含存储电路，存储电路通常以触发器为基本单元电路组成。（）
第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=? 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3
Y 图P6.5 $ 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。
A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? ~ 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 21 2 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
思考题与习题题解 5-1 填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 μS μS μS （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=??=?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 121()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为：
01n n Y AQ Q 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示 Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为：
7．2．2异步时序逻辑电路的分析方法 异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。 在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。 分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。 ①写方程式： 时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。 ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。 输出方程： 驱动方程：
状态方程： ②列状态转换真值表： 状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效 的。 设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表： 现态次态 输 出 时钟脉冲 Y C P2 C P1 C P0 0000010 0010100 0100110 0111000 1000001 表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时 ＝001。表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。其余依此类推。 ③逻辑功能说明： 由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。 ④状态转换图和时序图。
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是 。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP 控制。 2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。 3．下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。 5. N 个触发器可以构成能寄存 位二进制数码的寄存器。 +1 6．五个D 触发器构成环形计数器，其计数长度为 。 7．同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD 码计数器至少需要 个触发器。 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。 10．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要 个触发器。 13．某移位寄存器的时钟脉冲频率为100KH Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。 μS μS μS 14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为 。 =AB ，K=B A + =AB ，K=B A =B A +，K=AB =B A ，K=AB 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。
第五章时序逻辑电路 教学目标、要求：掌握时序逻辑电路的概念；熟练掌握时序逻辑电路的分析与设计方法；熟练掌握计数器、寄存器和存储器的原理；掌握反馈归零、置数法构成N进制计数器；掌握RAM、ROM、PLD、CPLD的功能及使用方法；了解其电路结构和工作原理，了解FPLA的阵列结构与编程方法。 内容提要：时序电路的基本分析与设计方法；计数器；寄存器和存储器；可编程逻 辑器件。 重点、难点：同步时序电路的一般分析方法；计数器的一般分析方法；；用集成计数器构成N进制计数器；寄存器的工作原理。 教学方法：启发式、讨论式、探究时，理论、实验和实际应用有机结合。 教学学时：12学时 概述 一、时序电路的特点 组合逻辑电路基本单元是门电路，没有记忆功能； 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路结构框图如图5.1所示。 图5.1 时序逻辑电路结构方框图 时序逻辑电路由组合电路和存储电路两部分构成。 二、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 ? ? ? ?? ? ? = = = = = = +t k Q Q Q W W W H Q r j Q Q Q X X X G W m i Q Q Q X X X F Y n q n n r k n k n q n n p j j n q n n p i i , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( 2 1 2 1 1 2 1 2 1 2 1 2 1 Λ Λ Λ Λ Λ Λ Λ Λ Λ 输出方程、激励方程、状态方程