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异步时序逻辑电路分析方法案例说明

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异步时序逻辑电路

异步时序逻辑电路

分析图所示电平异步时序逻辑电路
电平异步时序逻辑电路的竞争
电平异步时序逻辑电路是利用反馈回路 的时间延迟实现记忆功能。前面对电路 进行分析时，没有对各反馈回路之间时 间延迟的长短进行讨论，也就说，是在 假定各回路之间延迟时间相同的情况下 对电路的工作进程进行分析的。事实上， 反馈回路的延迟往往各不相同。
从激励表中可知，在要求触发器状态不变 时，有两种不同的处理方法。一是令CP 为d，输入端取相应值；二是令CP为0， 输入端取任意值。
例 6.3 用T触发器作为存储元件，设计一 个异步模8加1计数器，该电路对输入端x 出现脉冲进行计数，当收到八个脉冲时， 输出端Z产生一个进位输出脉冲。
用D触发器作为存储元件，设计一个“x1x2-x2”序列检测器。该电路有两个输入x1 和x2 ，一个输出Z。仅当x1输入一个脉冲 后， x2连续输入两个脉冲时，输出端Z由 0变为1，该1信号将一直维持到输入端x1 或x2再出现脉冲时才由1变为0。
脉冲异步时序逻辑电路的分析
脉冲异步时序逻辑电路的分析与同步时序 逻辑电路大致相同。 1.写出电路的输出函数和激励函数表达式； 2.列出电路次态真值表； 3.作出状态表和状态图； 4.画出时间图并用文字描述电路的逻辑功 能。
与同步时序逻辑电路分析的区别主要表现在 两点： 第一，当存储元件采用时钟控制触发器时， 对触发器的时钟控制应作为激励函数处理。 分析时应特别注意触发器时钟端何时有脉冲 作用，仅当时钟端有脉冲作用时，才根据触 发器的输入确定状态转移方向，否则，触发 器状态不变。若采用非时钟控制触发器，则 应注意作用到触发器输入端的脉冲信号
这里所谓的竞争，是指当输入信号变化引 起电路中两个或两个以上状态变量发生变 化时，由于各反馈回路延迟时间的不同， 使状态变量的变化有先有后而导致不同状 态响应过程的现象。若竞争中各种可能最 终能到达预定的稳定，则称为非临界竞争。 反之，若使电路到达不同的稳态，既状态 转移不可预测，则称为临界竞争。

数字逻辑 第六章 异步时序逻辑电路

数字逻辑 第六章 异步时序逻辑电路

第六章 异步时序逻辑电路
6.1 脉冲异步时序逻辑电路
6.1.1 概
一、结 构
述
脉冲异步时序电路的一般结构如下图所示。
图中，存储电 路可由时钟控制触 发器或非时钟控制 触发器组成。
第六章 异步时序逻辑电路
二、输入信号的形式与约束 1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转; 3.输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来; 4.不允许两个或两个以上输入端同时出现脉冲。 对n个输入端的电路，其一位输入只允许出现n+1种取 值组合，其中有效输入种取值组合为n种。
x1 x2 Z
第六章 异步时序逻辑电路
例2
X2
A/0 X2
X1 X2 X1 X2
B/0 X1
D/1
X1
C/0
第六章 异步时序逻辑电路
例2
X2
A/0 X2 X1 X2 X1 X2 B/0 X1 X1 Present Next state output state X1 X2
D/1
C/0
Y1
Y2
0
1 D C
D2
& ≥1
Q2 C2
Q2
D1 X1
≥1 C1
Q1
X2
Q1
第六章 异步时序逻辑电路
例2 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。

5-2时序逻辑电路的分析

5-2时序逻辑电路的分析

X=1 Z
X Q1n
n Q2 1Q1n1
Z
0 0 1 1
0 1 0 1
0 1 0 1
0 1 1 0
1 0 1 0
0 0 0 1
1 0 1 0
1 0 0 1
1 0 1 0
0 0 0 1
状态图
n Qn1Q1 1 / Z 2 X=0 X=1
QQ
0 0 0 1 1 0 1 1
n 2
n 1
X/Z Q2Q1 0/0 00 00
4. 确定和说明电路的逻辑功能
5.2.2 同步时序逻辑电路的分析举例1
先介绍相对简单的Moore型时序逻辑电路，再介绍相对复 杂的Mealy型时序逻辑电路
例1 试分析下图所示时序电路的逻辑功能。
解：由电路图可知，此为同步时序逻辑电路，无输入信号
所以，属Moore型 1.写出各触发器的驱动方程和输出方程。
D0 Q2 Q0
D1 Q1
n1

D 2= Q 0 Q 1
Q
Q
n 1 0 n 2 n 0
D
n 0
Q Q CP0 Q CP0
Q
n1 1
n1 2
Q CP1 Q CP1
n 1 n 1
n 1 n 0 n 2


Q
Q Q CP2 Q CP2

(3)列电路状态转换真值表
Y 输出方程： 1 Q1 , Y2 Q2
驱动方程：
1J ＞C1
Y1
Q1
1J ＞C1 1K
Y2
Q2
J1 Q2 , K1 1 J 2 Q1 , K2 1
CP
1K
5.2.2 同步时序逻辑电路的分析举例1

6.2异步时序逻辑电路的分析

6.2异步时序逻辑电路的分析

(2) 将驱动方程代入相应 触发器的特性方程，求出
各触发器的状态方程：
(3) 列状态表、画状态图 和时序图：
例6.2.5 分析图6.2.12所示异步时序逻辑电路
（QQAnD+负发 这1 =跳器十由Q时从个分A此Q0状0析B式态0Q可0有C是～见效每1，0）来0触1一
QBn个 一+1 C个=P异递QB步加十1，进所制以加是法
解：(1)各触发器的
触发脉冲方程：
CPD = CP
CPA = CPC = QD CPB = QC
驱动方程:
JD = KD = 1 JC = QA , KC = 1 JB = KB = 1 JA = QBQC , K A = 1
QAn+1 = QAQBQC（QD负跳时此式有效） QBn+1 = QB （QC负跳时此式有效） QCn+1 = QAQC （QD负跳时此式有效） QDn+1 = QD （CP负跳时此式有效）
例6.2.5 分析图6.2.12所示异步时序逻辑电路
CPD = CP
CPA = CPC = QD
CPB = QC
驱动方程:
解：(1) 写出各触发器的触发脉冲方程 和驱动方程：
JD = KD = 1
JC = QA , KC = 1 JB = KB = 1 JA = QBQC , K A = 1
例6.2.5 分析图6.2.12所示异步时序逻辑电路
状态图
QAQBQCQD
1111 1110
1010 1011
1100 1101
0000 0001 0010 0011 0100
10 0 0 0 0
1001 1000 0111 0110 0101

数电20(异步时序逻辑电路分析)

数电20(异步时序逻辑电路分析)

状态不确定
例2 分析如图所示异步时序逻辑电路.
& CLK ≥ CP0 ＞ C FF0 Q0 CP1 ＞C FF1 Q1
≥ ≥ CP2 ＞ C FF2 Q2
Q0
Q1
Q2
& CLK 何时出现触 ≥ CP0 ＞ C FF0 Q0 CP1 ＞C FF1 Q1
≥ ≥ CP2 ＞ C FF2 Q2
发沿？
解 (1) 列出各逻辑方程组 时钟方程
同步时序电路——所有触发器同时转换状态 异步时序电路——各个触发器之间的状态转换存在一定的延迟， 在此期间，电路的状态是不确定的。只有当全部触发器状态转 换完毕，电路才进入新的“稳定”状态，即次态Sn+1。
二.
异步时序逻辑电路的分析举例
FF0 CLK 1D ＞C1 FF1 1D ＞C1 & Z
例1 分析如图所示异步电路 1. 写出电路方程式 ① 时钟方程 CP0=CLK CP1=Q0 ②输出方程 ③激励方程
Q
n 2
Q
0
n 1
Q
n 0
cp2
0
cp1
0
cp0
1
Q2n 1 Q1n 1 Q0n 1
0 0 1
0
00ຫໍສະໝຸດ 0 0 1 1 101 1 0 0 1
1
0 1 0 1 0
0
0 1 1 1 1
1
0 1 0 0 0
1
1 1 0 0 0
0
0 1 0 0 0
1
1 0 0 0 1
0
1 0 0 1 0
1
1
1
1
0
0
0
1
1 0
1 0
1 0 1 0 1

数字逻辑结构新L7.1异步时序电路分析

数字逻辑结构新L7.1异步时序电路分析
脉冲异步时序逻辑电路的输出信号可以是脉冲 信号也可以是电平信号。
若电路结构为Mealy型，则输出为脉冲信号。 因为输出不仅是状态变量的函数，而且是输入 的函数，而输入为脉冲信号，所以，输出一定是脉 冲信号。 若电路结构为Moore型，则输出是电平信号。 因为输出仅仅是状态变量的函数，所以，输出 值被定义在两个间隔不定的输入脉冲之间，即由两 个输入脉冲之间的状态决定。
高位触发器次态不仅与触发器的现态有关，而且与触发 器的次态有关。在填写状态时，通常要由低位向高位依次填 写。
000 1/0 111 1/0 110 1/0 101
Q1(n+1)＝Q1 x
1/0
1/0
Q2(n+1)＝Q2 Q1+Q2Q1 001 1/0 010 1/0 011 1/0 100
Q3(n+1)＝Q3 Q2Q1+Q3Q2Q1+Q3Q2
• 电路中除可以使用带时钟的触发器外，还可以 使用不带时钟的触发器和延迟元件作为存储元 件；
•电路中没有统一的时钟； •电路状态的改变由外部输入的变化直接引起。
根据外部输入是脉冲信号还是电平信号，
可将异步时序逻辑电路分为脉冲异步时序电路 和电平异步时序电路。
x1
Z1
x1
Z1
组合
组合
xn
逻辑
Zm
xn
1
CP0
(Q
2nQ
n 0
0
Q
n 0
)
Q
2nQ
n 0
Q n1 1
CP1
Q1n
CP1
Q1n
Q1nQ0n
Q1nQ0n
Q n1 2
CP2
Q2n
CP2
Q2n

异步时序逻辑电路的分析与设计解读


x1x2x3 y2y1 100 010 001
00 1 01 d 11 d 10 0 0 d 0 0
x1x2x3
y2y1 100 010 001 00 0 d d 0 1 d 1 1 d 11 0 10 d
R1 01 0
由上面的卡诺图，可得 S1＝x1x2x3y2 R1= x1x2x3y2＋x1x2x3
例：分析下图所示的脉冲异步时序电路 z & Q3 Q2 Q1
K3 C J3 “ 1” CP3
K2 C J2 CP2
K1 C J1
x(CP1)
解：
写出输出函数和激励函数表达式 Z＝ Q1n Q2nQ3nx J1=K1=1, J2=K2=1, CP1=x CP2= Q1n
J3=K3=1,
CP3= Q2n
x1
xn
Z1 组合
逻辑 y1 Y1 存储电路
Δ t1
Zm Yr
Y1 存储电路 触发器
触发器
yr
延迟元件
延迟元件
Δ tr
脉冲异步时序逻辑电路
对输入脉冲信号的两点限制： • 在两个或两个以上的输入线上不允许同时出现 脉冲信号；
• 第二个输入脉冲的到达，必须在第一个输入脉
冲所引起的整个电路响应结束之后。
写出电路的状态方程
J－K触发器的次态方程为
Qn+1=(JQn+KQn)CP 该式表明当CP为逻辑1时，触发器的状态才 能发生变化，而只有当时钟出现有效跳变时， CP才为逻辑1。
将3个触发器的激励函数代入触发器的次态方程，
Q1n+1=(J1Q1n+K1Q1n)CP＝Q1 n x Q2n+1=(J2Q2n+K2Q2n)CP＝Q2n Q1n Qn+1=(J3Q3n+K3Q3n)CP＝Q3n Q2n

异步时序逻辑电路分析

7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。

在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。

这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。

这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。

分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。

解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。

①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。

~ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。

输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。

设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出`时钟脉冲Y CP2CP1$CP00000010》0010100《0100110?0111000\ 1000001…表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。

表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。

其余依此类推。

③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y 输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。

④状态转换图和时序图。

根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。

！。

异步时序电路分析


Q* 0 = Q′ 0clk0 ′′ Q* 1 = (Q3Q1 )clk1 Q* 2 = Q′ 2clk 2
Q* 3 = Q1Q2Q′ 3clk3
clk0 = clk0 clk1 = clk3 = Q0 clk2 = Q1
当时钟脉冲 跳变沿 到来时，方程成立 无时钟，保持原态
Q* =( JQ′ + K′ Q )CLK
′ ′ ′ clk1 = (Q′ Q* 3Q1 )clk1 1 = ( J1Q1 + K1Q1 ) ′ ′ Q* 2 = ( J 2Q2 + K 2Q2 ) clk2 = Q′ 2clk 2
′ ′ Q* 3 = ( J 3Q3 + K 3Q3 ) clk3 = Q1Q2Q′ 3clk3
(3) 输出方程
C = Q2
J1 = K1 = 1 J 2 = Q0Q1 ， K 2 = 1
异步时序电路分析 例 1：
(4) 特性方程 (5) 状态方程
当时钟脉冲 跳变沿 到来时，方程成立 无时钟，保持原态
Q* =( JQ′ + K′ Q )CLK
′ ′ ′ Q* 0 = (J 0Q0 + K 0Q0 ) clk0 = (Q′ 2Q0 )CLK
J0 = K0 = 1 J1 = Q′ 3 , K1 = 1 J2 = K2 = 1
(3) 输出方程
C = Q0Q3
(2) 驱动方程
J 3 Q2Q1 ，K 3 = 1
异步时序电路分析 例 2：
(4) 特性方程 (5) 状态方程 ′ ′ Q* 0 = (J 0Q0 + K 0Q0 ) clk0 = Q′ 0clk0
计数脉冲 CLK 0 1 2 3 4 5
C = Q2

02-23.2 异步时序逻辑电路的设计方法及实例-课件


第二十三讲 基于SSIC的时序逻辑电路的设计
10 32
10 32
10 32
10 32
《数字电子技术基础》
第二十三讲 于SSIC的时序逻辑电路的设计
Q3n1
Q2n1
Q1n1
Q0n1
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
即可得电路的状态方程如下：
Q3n1 Q3nQ1nQ1n Q1nQ1n Q3n 1 Q3n
cp1
cp2
cp3
cp0
图5 【例5】电路图
至此，逻辑设计完毕。
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
█ 异步时序逻辑电路的特点 ◆ 工作频率范围相对较窄，即工作频率 不 宜过高；
◆ 工作不稳定，容易产生竞争－冒险； ◆ 所设计的电路一般较同步时序逻辑电 路 简单。
《数字电子技术基础》
Qcc Q3nQ0n 《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
（五）自启动检测； 电路完整的状态转换图如下：
图4 【例5】状态转换图 《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
（六）根据（四）所得的驱动方程、输出方程和时钟 信号画出逻辑电路图如下：
Q2n1 Q2n
Q1n1 Q1n Q3nQ2n 1 Q1n Q3nQ2n Q1n
Q0n1
Qn 0
∵JK-FF的特性方程为：Qn1 JQn KQn
∴各JK-FF的驱动方程为：
JJ23
Q2nQ1n 1 K2
K3 1
1
J1 1
K QnQn
1
32
J0 1 K0 1
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异步时序逻辑电路分析方法案例说明
下图8.41为一multisim 的仿真的异步时序逻辑电路，试调试电路，分析该电路的功能。

图8.41 异步时序逻辑电路
由图8.41可知，FF1的时钟信号输入端是由FF0的输出相连，所以该电路为异步时序
逻辑电路。

具体分析方法如下：
1.写方程式
时钟方程：FF 0和FF 2由CP 的下降沿触发，CP CP CP ==20。

FF 1由Q 0的输出的下降沿触发，01Q CP = 输出方程：n
Q Y 2= 驱动方程：1,020==K Q J n ；1,111==K J ;1,2012==K Q Q J n n
状态方程： n n n n n Q Q Q K Q J Q 02000010=+=+,CP 下降沿有效；
n n n n Q Q K Q J Q 1111111=+=+，Q0下降沿有效；
n n n n n n Q Q Q Q K Q J Q 201222212=+=+，CP 下降沿有效
2.列状态转换真值表
上述状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。

设现态
为000012=n
n
n
Q Q Q ，代入状态方程，可得表8.8所示的状态转换真值表。

下面对表8.9做简单说明：表中第一行取值，在现态000012=n
n
n
Q Q Q 时，先计算Q 2和Q 0的次态为
011012=++n n Q Q ，由于CP1=Q0，其由0跃变1为正跃变（上升沿），故FF1保持0态不变，
这时0011
1112=+++n n n Q Q Q 。

表中第二行取值，在现态为001012=n n n Q Q Q 时，得
001012=++n n Q Q ，故此时CP 1=Q 0，信号由1变成0，为负跃变（下降沿），使FF 1由0态翻
转为1态，这时0101
1112=+++n n n Q Q Q 。

其余以此类推。

3.逻辑功能说明
有表8.9可知，在输入第5个计数脉冲时，返回初始000状态，同时Y 输出一个负跃变
信号，因此该电路为异步五进制计数器。

4.状态转换图和时序图
如下图8.42所示。

Q 2Q 1Q 0
/Y
CP Q 0
Q 1Q 2
(a)状态转换图 (b)时序图
图8.42 状态转换图和时序图。