移位相加8位硬件乘法器电路计

EDA数字系统设计实验——8位二进制乘法电路学院：电子工程学院学号：0210****姓名：***8位二进制乘法电路1．选题目的：通过八位二进制乘法器设计实验，进一步熟悉VHDL语言的电路设计，及数字电路的基本知识，为以后进一步在数字电路学习上奠定基础。

2.设计要求8位二进制乘法采用移位相加的方法。

即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下：1 1 0 1 0 1 0 1× 1 0 0 1 0 0 1 11 1 0 1 0 1 0 1 N0与被乘数相乘的部分积，部分积右移一位1 1 0 1 0 1 0 1 N1与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位+ 0 0 0 0 0 0 0 0 N2与被乘数相乘的部分积0 1 0 0 1 1 1 1 1 1 10 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一+ 0 0 0 0 0 0 0 0 N4与被乘数相乘的部分积· · ·· · · N7与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 右移一位得到最后的积为了实现硬件乘法器，根据上面的乘法的计算过程可以得出3点：一是只对两个二进制数进行相加操作，并用寄存器不断累加部分积；而是将累加的部分积左移（复制的被乘数不移动）；三是乘数的对应位若为0时，对累加的部分积不产生影响（不操作）。

应用移位相加原理设计8位乘法器1.顶层文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity multi8x8 isport(clkk,start:in std_logic;a,b:in std_logic_vector(7 downto 0);dout:out std_logic_vector(15 downto 0));end entity;architecture struc of multi8x8 iscomponent arictlport(clk,start:in std_logic;clkout,rstall:out std_logic);end component;component andarithport(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end component;component adder8bport(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end component;component sreg8bport(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end component;component reg16bport(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end component;signal gndint,intclk,rstall,newstart,qb:std_logic;signal andsd:std_logic_vector(7 downto 0);signal dtbin:std_logic_vector(8 downto 0);signal dtbout:std_logic_vector(15 downto 0);begindout<=dtbout;gndint<='0';process(clkk,start)beginif(start='1')thennewstart<='1';else if(clkk='0')thennewstart<='0';end if;end if;end process;u1:arictl port map(clk=>clkk,start=>newstart,clkout=>intclk,rstall=>rstall);u2:sreg8b port map(clk=>intclk,load=>rstall,din=>b,qb=>qb);u3:andarith port map(abin=>qb,din=>a,dout=>andsd);u4:adder8b port map(cin=>gndint,a=>dtbout(15 downto 8),b=>andsd,s=>dtbin(7 downto 0),cout=>dtbin(8));u5:reg16b port map(clk=>intclk,clr=>rstall,d=>dtbin,q=>dtbout);end architecture;2.各部件1)arictl—控制元件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity arictl isport(clk,start:in std_logic;clkout,rstall:out std_logic);end entity;architecture bhv of arictl issignal cnt4b:std_logic_vector(3 downto 0);beginprocess(clk,start)beginrstall<=start;if(start='1')thencnt4b<="0000";else if(clk'event and clk='1')thenif(cnt4b<8)thencnt4b<=cnt4b+1;end if;end if;end if;end process;process(clk,cnt4b,start)beginif(start='0')thenif(cnt4b<8)thenclkout<=clk;elseclkout<='0';end if;elseclkout<=clk;end if;end process;end architecture;2)sreg8b—8位移位寄存器元件library ieee;use ieee.std_logic_1164.all;entity sreg8b isport(clk,load:in std_logic;din: in std_logic_vector(7 downto 0);qb:out std_logic );end sreg8b;architecture behav of sreg8b issignal reg8 : std_logic_vector(7 downto 0); beginprocess(clk,load)beginif clk'event and clk = '1' thenif load ='1' then reg8<=din;else reg8(6 downto 0)<=reg8(7 downto 1);end if;end if;end process;qb<=reg8(0);end behav;3)andarith—一位乘法元件library ieee;use ieee.std_logic_1164.all;entity andarith isport( abin: in std_logic;din: in std_logic_vector(7 downto 0);dout : out std_logic_vector(7 downto 0) );end andarith;architecture behav of andarith isbeginprocess(abin,din)beginfor i in 0 to 7 loopdout(i)<=din(i) and abin;end loop;end process;end behav;4)adder8b—8位加法元件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b isport (cin : in std_logic;a,b : in std_logic_vector(7 downto 0);s : out std_logic_vector(7 downto 0);cout : out std_logic );end adder8b;architecture behav of adder8b issignal sint,aa,bb : std_logic_vector(8 downto 0); beginaa<='0'& a;bb<='0'& b;sint<=aa+bb+cin;s<=sint(7 downto 0);cout<=sint(8);end behav;5)reg16b—16位移位寄存器元件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is --16 bit shift register port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end entity;architecture bhv of reg16b issignal r16s:std_logic_vector(15 downto 0);beginprocess(clk,clr)beginif(clr='1') thenr16s<="0000000000000000" ;else if(clk'event and clk='1')thenr16s(6 downto 0)<=r16s(7 downto 1);r16s(15 downto 7)<=d;end if;end if;end process;q<=r16s;end architecture;。

8位二进制乘法电路选题目的：学会使用quarter 软件设计电路及仿真，实现8位二进制乘法电路。

设计目的：学习应用移位相加原理设计8位乘法器实现方案：由于其原理是利用8位二进制乘法采用移位相加的方法。

即用乘数的 各位数码，从低位开始依次与被乘数相乘，毎相乘一次得到的积称为部分积，将 第一次(由乘数最低位与被乘数相乘)得到的部分积右移一位并与第二次得到的 部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结 果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数(M7M6M5M4M3M2M1M0 )和乘数(N7N6N5N4N3N2N1N0)分别为 11010101 和 10010011,其计算过程如下：N0与被乘数相乘的部分积，部分积右移一位 N1与被乘数相乘的部分积两个部分积Z 和，部分积Z 和右移一位 N2与被乘数相乘的部分积与前面部分积之和相加，部分积之和右移一 N4与被乘数相乘的部分积N7与被乘数相乘的部分积 与前面部分积Z 和相加 右移一位得到最后的积设计过程：从逻辑图及其乘法操作时序图图(示例中的相乘数为9FH 和FDH )上可以清楚地看出此乘法器的工作原理。

逻辑波形图中， START 信号的上跳沿及其高电平有两个功能，即16位寄存器清零和 被乘数A[7..O]向移位寄存器SREG8B 加载；它的低电平则作为乘法 使能信号。

CLK 为乘法时钟信号。

当被乘数被加载于8位右移寄存 器SREG8B 后，110 10 10 1 X 1 0 0 1 0 0 1 1110 10 10 1 110 10 10 1 + 110 10 10 1 10 0 1111111 10 0 1111111 + 000000000 10 0 1111111 0 10 0 1111111 + 000000000 10 10 10 01 10 10 0 10 0随着每一时钟节拍，最低位在前，由低位至高位逐位移出。

基于FPGA的8位移位相加型硬件乘法器的设计作者：张建妮来源：《智能计算机与应用》2014年第04期摘要：乘法器是数字信号处理中非常重要的模块。

本文首先介绍了硬件乘法器的原理，在此基础上提出了硬件乘法器的设计方法，最后再利用EDA技术，在FPGA开发平台上，通过VHDL编程和图形输入对其进行了实现，具有实用性强、性价比高、可操作性强等优点。

关键词：硬件乘法器；加法器； VHDL中图分类号：TP2 文献标识码：A文章编号：2095-2163（2014）04-0087-04Abstract：Multiplier is very important in digital signal processing module. In this paper， the principle of the hardware multiplier is introduced at first. Based on it， a design method is put forward.Finally ， using EDA technology，the hardware -multiplier is implemented through VHDL programming combining with the input mode of schematic diagram on the FPGA development platform. The design has strong practicability ，high cost-effective， strong operability， etc.Key words：Hardware-Multiplier； Adder； VHDL0引言在数字信号处理中，经常会遇到卷积、数字滤波、FFT等运算，而在这些运算中则存在大量类似ΣA（k）B（n-k）的算法过程。

因此，乘法器是数字信号处理中必不可少的一个模块。

8位二进制乘法电路该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。

用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为和,其计算过程如下：下面分解8位乘法器的层次结构，分为以下4个模块：①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。

②加法器模块：这是一个8位加法器，进行操作数的加法运算。

③1位乘法器模块：完成8位与1位的乘法运算。

④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。

按照上述算法，可以得到下图所示之框图和简单流程图。

图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。

这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。

（1）8位移位寄存器reg_8的设计（A ）电路框图（B- 3 -8位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_load='1'时，将8位乘数加载进入；而当r8_load='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0)传送给r8_out 输出。

EDA大作业基于VHDL的8位乘法器设计1.乘法器原理8位乘法器可用移位和加法来实现，两个8位数相乘，总共需要执行8次加法运算和8次移位运算，由乘数的末位值确定被乘数是否与原部分积相加，从乘数的最低位开始，若乘数为1，加被乘数，然后右移一位，形成新的部分积，乘数同时右移一位；若乘数为0，加上零值，然后右移一位，形成新的部分积，乘数同时右移一位，直到乘数的最高位为止，从而得出最终的乘积结果。

实现原码一位乘法的硬件逻辑结构图如下图所示。

用寄存器R0存放部分积；R0存放乘数Y,并且最低位Yn作判断为;R0和R1都具有右移功能并且是连通的；寄存器R2存放被乘数X,加法器完成部分积与位积求和，计数器记录相加移位的操作次数。

8位乘法器的顶层设计主要分成四大功能模块，并可根据分解的层次进行设计，各个功能模块作用介绍如下：1)右移寄存器模块：是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移，本设计采用的一个8位寄存器，能存放8位二进制代码，需用8个触发器来构成，它可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。

2)加法器：本设计用到一个8位加法器，主要进行操作数的加法运算。

3)乘1模块：主要实现8位与1位的乘法运算。

4)锁存器:它所实现的功能是把当前的状态锁存起来，使CPU送出的数据在接口电路的输出端保持一段时间锁存后状态不再发生变化，直到解除锁定。

本次设计采用16位锁存器，同时也是一个右移寄存器，在时钟信号作用下，进行输入值的移位与锁存。

2.乘法器设计流程本设计采用移位和加法来实现两个8位二进制数相乘。

由乘数的末尾值来确定被乘数是否与原部分积相加，然后右移一位，形成新的部分积；同时，乘数也右移一位，由次低位作新的末位，空出最高位放部分积的最高位。

例如被乘数为00000101，乘数为01101111，初始条件下，部分积为0，乘数最低位为1，加被乘数，和为00000101，使其右移一位，形成新的部分积为00000010，乘数同时右移一位，原和最低位1被放到乘数的最高位，此时，乘数最低位为1，加00000101，和为00000111，使其右移一位，形成新的部分积为0000011，依次类推，循环8次，总共需要进行8次相加和8次移位操作，最终得出乘积结果。

1．选题目的：8 位二进制乘法电路02116024赵品楠通过八位二进制乘法器设计实验，进一步熟悉 VHDL 语言的电路设计，及数字电路的基本知识，为以后进一步在数字电路学习上奠定基础。

2.设计要求8 位二进制乘法采用移位相加的方法。

即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为 11010101 和 10010011,其计算过程如下：1 1 0 1 0 1 0 1× 1 0 0 1 0 0 1 11 1 0 1 0 1 0 1 N0 与被乘数相乘的部分积，部分积右移一位1 1 0 1 0 1 0 1 N1 与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位+ 0 0 0 0 0 0 0 0 N2 与被乘数相乘的部分积0 1 0 0 1 1 1 1 1 1 10 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一+ 0 0 0 0 0 0 0 0 N4 与被乘数相乘的部分积的，也可 · · · · · ·N7 与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加 0 1 1 1 1 0 1 0 0 1 0 0 1 1 1右移一位得到最后的积按照这种算法，可以得到下图所示之框图和简单流程图。

8位二进制乘法电路该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。

用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下：下面分解8位乘法器的层次结构，分为以下4个模块：①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。

②加法器模块：这是一个8位加法器，进行操作数的加法运算。

③1位乘法器模块：完成8位与1位的乘法运算。

④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。

按照上述算法，可以得到下图所示之框图和简单流程图。

图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。

这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。

（1）8位移位寄存器reg_8的设计（A ）电路框图（B8位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_load='1'时，将8位乘数加载进入；而当r8_load='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0)传送给r8_out 输出。