实验7 移位相加硬件乘法器设计

6-1 在Verilog设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？答：同步清零、异步清零，在过程语句敏感信号表中的逻辑表述posedge CLK用于指明正向跳变，或negedge用于指明负向跳变实现6-2 哪一种复位方法必须将复位信号放在敏感信号表中？给出这两种电路的Verilog 描述。

答：异步复位必须将复位信号放在敏感信号表中。

同步清零：always @(posedge CLK) //CLK上升沿启动Q<=D; //当CLK有升沿时D被锁入Q异步清零：always @(posedge CLK or negedge RST) begin //块开始if(!RST)Q<=0; //如果RST=0条件成立，Q被清0else if(EN) Q<=D;//在CLK上升沿处，EN=1，则执行赋值语句end//块结束6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

module Statistics8(sum,A); output[3:0]sum;input[7:0] A;reg[3:0] sum;integer i;always @(A)beginsum=0;for(i=0;i<=8;i=i+1) //for 语句if(A[i]) sum=sum+1;else sum=sum;endendmodule module Statistics8(sum,A); parameter S=4;output[3:0]sum;input[7:0] A;reg[3:0] sum;reg[2*S:1]TA;integer i;always @(A)beginTA=A; sum=0;repeat(2*S)beginif(TA[1])sum=sum+1;TA=TA>>1;endendendmodulerepeat循环语句for循环语句module Statistics8(sum,A);parameter S=8;output[3:0]sum;input[7:0] A;reg[S:1] AT;reg[3:0] sum;reg[S:0] CT;always @(A) beginAT={{S{1'b0}},A}; sum=0; CT=S;while(CT>0) beginif(AT[1])sum=sum+1;else sum=sum;begin CT= CT-1; AT=AT>>1; end end endendmodule6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

移位相加8位硬件乘法器电路电子课程设计电子课程设计---移位相加8位硬件乘法器电路设计学院：电子信息工程学院班级: 通信071501姓名：许瀛指导老师：高文华2009年12月目录一．设计任务与要求 (2)二．总体框图 (3)三．选择器件 (4)四．功能模块 (5)五．总体设计电路图………………………………………………………………15六．心得体会 (17)移位相加8位硬件乘法起一、设计任务与要求设计一个乘法器的控制模块，接受实验系统上的连续脉冲，当给定启动/清零信号后，能自动发出CLK信号驱动乘法运算，当8个脉冲后自动停止。

设计一个纯组合电路的8X8等于16位的乘法器（选择不同的流水线方式），具体说明并比较这几种乘法器的逻辑资源占用情况和运行速度情况。

二、总体框图控制16位锁存器/分段8位右移1位乘8位加7段数码1、模块功能A、运算控制模块：控制电路的起始和终止。

B、8位右移寄存器：在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出；每输入一个时钟脉冲，寄存器的数据就顺序向右移动一位。

C、1位乘法器：D、8位加法器：E、16位锁存器/右移寄存器：此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八位加法器，所以关键是设计好八位加法器。

方案：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。

综合各方面的考虑，决定采用方案二。

2、设计思路：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA 构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。

其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

四位硬件乘法器一、实验目的：1、学习移位相加时序式乘法器的设计方法2、学习层次化设计方法3、学习原理图调用VHDL模块方法4、熟悉EDA仿真分析方法二、实验原理：乘法器的原理是，乘法通过逐项移位相加原理来实现，从被乘数的最地位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

ARICTL是乘法运算控制电路，它的START信号的上升沿与高电平有两个功能，即16位寄存器清0和被乘数A向移位寄存器SREG加载；它的低电平则作为乘法使能信号CLK位乘法时钟信号，被乘数加载于4位右移寄存器SREG 后，在时钟同步下由低位至高位逐位移出，当其为1时，与门ANDARITH打开，4位乘数B在同一节拍进入4位加法器，与上一节拍锁存在16位锁存器REG的高4位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器；而当被乘数的移出位为0时，与门全0输出。

如此往复，直至4个时钟脉冲后，乘法运算过程中止，此时REG的输出值即最后乘积。

三、实验设备：计算机一台操作系统：WINDOWS XP软件：ispDesignEXPERT System四、实验步骤：1、4位右移寄存器SREGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG ISPORT(EN:IN STD_LOGIC;CLK: IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);QB: OUT STD_LOGIC);END SREG;ARCHITECTURE ART1 OF SREG ISSIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,LOAD)BEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG<=DIN;ELSEREG(2 DOWNTO 0)<=REG(3 DOWNTO 1);END IF;END IF;END PROCESS;QB<=REG(0);END ART1;2、4位加法器ADDERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER ISPORT(CIN:IN STD_LOGIC_VECTOR;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(4 DOWNTO 0);COUNT:OUT STD_LOGIC_VECTOR);END ADDER;ARCHITECTURE ART2 OF ADDER ISBEGINS<='0'&A+B;END ART2;3、选通与门模块ANDARITHLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ANDARITH;ARCHITECTURE ART3 OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 3 LOOPDOUT(I)<=DIN(I) AND ABIN;END LOOP;END PROCESS;END ART3;4、锁存器REGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG ISPORT(CLK,CLR,EN:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(4 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END REG;ARCHITECTURE ART4 OF REG ISSIGNAL R8S:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLR='1'THEN R8S<=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENR8S(2 DOWNTO 0)<=R8S(3 DOWNTO 1);R8S(7 DOWNTO 3)<=D;END IF;END PROCESS;Q<=R8S;Q1<=R8S(7 DOWNTO 4);Q2<=R8S(3 DOWNTO 0);END ART4;5、运算控制器ARICTLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ARICTL ISPORT(CLK: IN STD_LOGIC;START: IN STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC;ARIEND: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART5 OF ARICTL ISSIGNAL CNT:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START) ISBEGINIF START='1'THEN CNT<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT<4 THENCNT<=CNT+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT,START) ISBEGINIF START='0'THENIF CNT<4 THENCLKOUT<=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART5;6、顶层原理图。

电子技术课程设计----移位相加8位硬件乘法器电路计学院: 华科学院专业: 通信工程班级:通信052201H姓名: 张茹学号:200522080122指导教师:柴婷婷2007年12月30日一，设计任务与要求--------------------（3）1，内容2，要求二，总体框图---------------------------（3）1，电路的总体框图2，框图的说明3，设计思路4，方案设计三，选择器件与功能模块-----------------（5）1，选择器件各功能模块及功能说明四，功能模块----------------------------（8）1，ADDER8B的模块2，ANDARITH的模块3，ARICTL的模块4，REG16B的模块5，SREG8B的模块五，总体设计电路图----------------------（14）1，总体原理图2，仿真波形图3，管脚分配图4，硬件验证情况六，心得体会--------------------------------------（18）移位相加8位硬件乘法器一.设计任务与要求1．内容: 由8位加法器构成的以时序逻辑方式设计的8位乘法器乘法通过逐向移位加原理来实现，从被乘数的最低位开始，若为1，则乘数左移与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。

2．要求: (1) 重点掌握VHDL设计电路模块(2)在掌握8位加法器设计的基础上，进一步掌握8×8位乘法器的设计；(3)进一步学习开发系统，掌握MAX+PLUS II的设计流程。

二．总体框图（电路的总体框图）1，说明:此电路由五部分组成2，它们分别是控制器，锁存器，寄存器，乘法器，加法器。

1控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。

2锁存器起锁存的作用，它可以锁存8位乘数。

3移位寄存器起移位的作用，便于被乘数可以逐位移出。

4乘法器功能类似一个特殊的与非门。

实验报告实验二：乘除法运算器的设计实验二加减法运算器的设计一、实验目的1、掌握移位加算法设计乘法运算单元的基本思想2、掌握阵列算法乘法运算单元的设计方法3、掌握基于状态机的乘法运算单元的设计方法4、掌握基于宏模块的乘除法运算器的设计方法二、实验任务1、完成一个基于阵列的4位无符号乘法运算器的设计；2、完成一个基于移位加原理，用状态机实现的4位无符号乘法运算器的设计；3、用宏模块的方法实现一个4位无符号乘法器；4、完成一个BOOTH算法的带符号数乘法运算器的设计（选作）。

5、完成一个除法运算器的设计（选作）。

三、实验仪器及设备：一、PC机二、QuartusⅡ9.0 三、DE2-70 四、显示器四、实验步骤1 编写VERILOG代码2功能仿真进行分析与综合，排除语法上的错误建立波形仿真文件，输入激励生成功能仿真网表进行功能仿真，观察输出结果3选择器件DE2_115开发板的使用者请选择CYCLONE IV 4CE115 4绑定管脚5 下载验证DE2_115开发板的下载:使用USB-Blaster进行下载五、设计过程详细描述1、程序源码2、仿真测试文件3、功能仿真图4、功能描述输入dataa，datab,将两者相乘result输出。

五、实验心得通过本次计算机组成原理的课程设计，我们了解了乘法法器的基本工作原理和一些基本概念，如：移位相加为乘法。

同时，在查找源代码错误的过程中，我们体会到了编写代码要有严谨的态度，否则会让一些细节方面的错误影响整个功能的实现，因为细节方面的问题是很难察觉的。

六、实验结论乘除法是通过不停的移位将两数相加所得出正确的乘积的，只需将高位的左一即可。

七、实验思考题比较不同算法实现的乘法器，其运算速度和资源消耗情况。

移位相加有周期间隔，速度较慢，而并行进位相加无时间间隔，可以立马得到答案。

乘法器实验报告乘法器实验报告引言：乘法器是计算机中常用的一种算术逻辑单元，用于实现多位数的乘法运算。

在计算机的运算过程中，乘法运算是十分常见的，因此乘法器的设计和性能对计算机的整体性能具有重要影响。

本实验旨在通过设计和实现一个乘法器电路，探究其工作原理和性能。

一、乘法器的原理乘法器是一种复杂的电路，其主要功能是将两个输入数相乘，并输出乘积。

乘法器的实现方式有很多种，其中常用的有布斯乘法器和Wallace树乘法器等。

布斯乘法器是一种逐位相乘并累加的方法，而Wallace树乘法器则采用了并行计算的思想，能够提高计算速度。

二、乘法器的设计与实现本实验中，我们采用了布斯乘法器的设计方法。

首先，我们需要将输入的两个乘数进行分解，将每个乘数分解为若干个位数和权重的乘积。

然后，通过逐位相乘并累加的方法，得到最终的乘积。

乘法器的设计需要考虑到位数的扩展和进位的处理，以确保计算的准确性和稳定性。

三、乘法器的性能评估在设计乘法器的过程中，我们需要考虑到其性能指标，如计算速度和资源占用等。

计算速度是指乘法器完成一次乘法运算所需的时间，而资源占用则是指乘法器所需要的硬件资源数量。

在实验中，我们通过测试乘法器在不同位数和输入数据下的计算速度和资源占用情况，来评估其性能。

四、乘法器的应用领域乘法器在计算机科学和工程领域有着广泛的应用。

在计算机芯片设计中，乘法器是必不可少的组件之一。

乘法器的性能和效率直接影响到计算机的整体性能。

此外，在信号处理、图像处理和通信系统中，乘法器也扮演着重要的角色。

因此，对乘法器的研究和优化具有重要的意义。

结论：通过本次实验，我们了解了乘法器的原理、设计和性能评估方法。

乘法器作为一种常见的算术逻辑单元，对计算机的性能具有重要影响。

在今后的学习和研究中，我们将进一步探索乘法器的优化和应用，以提高计算机的整体性能。

注：本实验报告仅为虚拟写作，实际内容仅供参考，不涉及实际实验操作。

运算器移位运算实验报告大家好，今天我们来聊聊运算器移位运算。

移位运算，听起来是不是有点高深，其实它就是把二进制数里的位数往左或者往右移动。

就好比你把手里的糖果往一边推，推得越远，糖果就越少，推的方向不同，糖果的分布也会变。

想象一下，如果你有一个二进制数“1011”，往左移一位，就变成“0110”，简单吧？这就像把一块蛋糕切成两半，左右两边都有不同的口感。

移位运算有两种主要方式，分别是逻辑移位和算术移位。

逻辑移位就像是清理桌面，把不需要的东西往边上推，留出更多空间。

比如说，把“0001”逻辑右移一位，结果是“0000”，因为我们把那个“1”给推掉了。

而算术移位就更像是做数学题，保持符号位不变。

比如把“1111”右移一位，结果变成“1111”，这边的“1”继续留在那儿，就像是有个坚强的队友，没让他离开。

移位运算的意义是什么呢？这可是大有来头！在计算机里，运算器用移位运算来做乘法和除法。

这种方式效率高得惊人。

想象一下，你要把10乘以2，普通方法得一笔一划地加，耗时又费力；可如果用移位运算，你只需把“10”左移一位，就直接变成了“100”，这可是速度与激情的完美结合。

简直是搬家时一挥而就，省时省力。

移位运算也有一些小技巧和注意事项。

比如说，左移一位相当于乘以2，而右移一位则相当于除以2。

这时候，很多小伙伴可能会想，哎，这不是太简单了吗？简单的背后往往有深意。

比如在处理负数时，算术右移就很有必要了，得考虑符号位，不然就像走路没看路，容易摔跤。

聪明的小伙伴们可别忘了这一点哦。

在实验过程中，我们用了一些工具来帮助我们实现这些操作。

比如说，运算器和一些编程软件，这些工具就像是我们实验室里的“小助手”。

每次移位运算之后，看到结果在屏幕上瞬间出现，心里那种满足感简直不要太好。

就像把新买的零食打开，一口下去，幸福感爆棚！我们还做了些小实验，看看不同的移位运算会有什么不同的结果。

有时我们故意用一些边界值，比如说全是“1”的数，结果每次操作都能引发“哇”的一声惊叹。

移位相加型8位硬件乘法器设计合肥学院课程设计报告题目：移位相加型8位硬件乘法器系别：电子信息与电气工程系专业：通信工程班级： 13通信工程（1）班学号：姓名：导师：石朝毅成绩：2021年 6 月 11日移位相加型8位硬件乘法器设计摘要本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。

完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。

设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL 程序设计并仿真。

关键词：时序；乘法器；元件例化目录第一章前言 ........................................................................... .................................................... 1 1.1设计概述 ........................................................................... ................................................ 1 1.1.1问题提出与原理 ........................................................................... ............................. 1 1.1.2设计需要 ........................................................................... ......................................... 1 第二章设计过程及结果 ........................................................................... ................................ 2 2.1设计思路 ........................................................................... ................................................ 2 2.1.1设计须知 ........................................................................... ......................................... 2 2.1.2基本步骤 ........................................................................... ......................................... 2 2.2设计代码及仿真 ........................................................................... .................................... 3 2.2.1元件REGSHT设计代码及仿真结果 (3)2.2.2元件SREG8BT设计代码及仿真结果 (4)2.2.3元件AND8B设计代码及仿真结果 ..........................................................................5 2.2.4元件ADDER8BT设计代码及仿真结果 (7)2.2.5总模块设计代码及仿真结果 ........................................................................... ......... 8 第三章总结 ........................................................................... .................................................. 11 致谢 ........................................................................... . (12)第一章前言1.1设计概述1.1.1问题提出与原理采用元件例化的设计方法，设计一个移位相加型8位硬件乘法器设计。

EDA技术课程大作业设计题目：移位相加8位乘法器的设计院系：电子信息与电气工程学院学生姓名：学号：200902070017专业班级：09电子信息工程专升本2010年12月3日移位相加8位乘法器的设计1.设计背景和设计方案1.1设计背景EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Ddscription Langurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC 测试和封装、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。

本文介绍设计一个两个5位数相乘的乘法器。

用发光二极管显示输入数值，用7段显示器显示十进制结果。

乘数和被乘数分两次输入。

在输入乘数和被乘数时，要求显示十进制输入数据。

输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能1.2设计方案此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八位加法器，所以关键是设计好八位加法器。

方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。

方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。

实验报告
一、实验目的
通过设计8位乘法器，进一步掌握VHDL语言的设计P182 二、实验内容
设计移位相加硬件乘法器
三、实验环境
计算机、QuartusII软件
四、实验步骤
（1）子模块SREG8BT程序
功能描述：将乘数A的八位依次用QB输出。

（2）子模块AND8B程序
功能描述：如果子模块（1）输出的一位乘数是‘1’，即ABIN=‘1’时，输出DOUT为被乘数B，否则输出0.
（3）子模块ADDER8BT程序
（4）子模块REGSHT程序
（5）综合电路：
仿真结果：
五、实验结果与讨论
子模块SEG8BT的功能是依次由QB输出乘数的每一位；子模块AND8B 的功能是判断由QB输出的是‘1’还是‘0’，如果是‘1’则DOUT输出被乘数，否则输出0；子模块ADDER8BT的功能则是带有进位信号S 【8】的全加器；子模块RGSHT的功能是进行移位，锁存。

六、总结
综合电路实现了8位移位相加乘法器的功能;之前自己写了一个只有一个模块的8位乘法器，但实现不了。

代码如下。

实验七综合实验四位移位相加法乘法器一：实验内容用移位相加法设计一个四位（4bit）乘法器二：实验原理4bit 乘法器的电路实现方法有多种，其中典型的电路有两种，其一：用组合电路实现，该电路将用到三个4bit 加法器，16 个两输入与门，该电路的特点：设计电路简单直观，电路运算速度快。

但缺点是使用器件较多，连线较多。

其二：就是本实验中要用的部分积。

移位相加的方法实现的4bit 乘法器。

部分积移分相加乘法器的算法。

下面将一个具体的乘法例题来分析这种算法，题中M4M3M2M1 是被乘数，也可用M 表示，N4N3N2N1 函乘数，也可用N 表示。

从以上算法可以看到，该算法其有四个重复运算周期，每个周期共有三步运算，第一步：求Ni 与M 的乘积；第二步将Ni 与M 乘积与前一个周期右移后的部分之和相加，第三步：将第二步的结果右移一位得到的部分积之和，为下一周期的运算作准备，当做完四次周期物理运算后，得到的最后数就是4bit 相乘器的乘积数。

三：设计理念1）74283级联从上图可以看出每一个运算周期都都是由两个部分积相加得到，然后再右移一位，所以乘法器的主要部分有74283带4位快速进位的全加器组成。

将乘法器打包成如下形式波形图：在时钟的每一个上升沿的时候，乘法器进行运算。

2）将二进制转换为10进制但是由于要在七段LED数码管中显示，所以原始的输出形式不能满足，因为上边的器件输出的是二进制，所以要将输入的乘数被乘数和结果转化为10进制，最大四位二进制即十进制的15，将被乘数A【3..0】和乘数B【3..0】除以10，余数即为个位，同理输出的结果最大为225，连续两次除以10，分别得到个位，十位的数，这样就将二进制的乘数，被乘数和结果转化为了10进制的数，从而方便了数码管的显示。

如图：rl rm rn个位，q4 q5 rh十位，q2百位。

3）选择器下面是将输出结果用7449译码器译码到数码管中，但是一个译码器不能同时译码（最多7个）数据，所以要用时钟信号以及多选器。

学号200925110131中州大学毕业设计（论文）题目：基于可编程逻辑器件的硬件乘法器学院：工程技术学院专业：应用电子年级09级班级1班学生姓名：指导教师：时伟职称：助教时间：中州大学工程技术学院毕业设计（论文）任务书毕业设计（论文）题目基于可编程逻辑器件的硬件乘法器专业应用电子技术年级09级班级 1 班指导老师时伟学号学生毕业设计（论文）工作内容与基本要求（目标、任务、途径、方法、成果形式，应掌握的原始资料（数据）、参考资料（文献）以及设计技术要求、注意事项等）（纸张不够可加页）通过本题目的毕业设计，培养学生独立分析思考以解决实际问题的能力。

掌握现代电子电路设计自动化的基本流程，掌握可编程逻辑器件的硬件结构、原理和特性，掌握用硬件描述语言、EDA工具和开发平台对毕业设计题目涉及的核心电路及相关扩展电路进行设计开发、模拟仿真及硬件测试的方法。

在本毕业设计中，学生应参阅相关文献资料，对所设计题目做深入分析以提出设计方案；论文需提供经验证的源程序和相关仿真测试数据（文本或图片形式）。

指导老师：日期：年月专业（教研室）审批意见：审批人签名：日期：年月中州大学工程技术学院毕业设计（论文）开题报告课题名称：基于可编程逻辑器件的硬件乘法器工程技术学院应用电子技术专业09 级 1 班学号200925110131 学生连雁雁指导老师时伟开题报告内容：（调研资料的准备，设计/论文的目的、要求、思路与预期成果；任务完成的阶段内容及时间安排；小组内其他成员的分工；完成设计（论文）所具备的条件因素等。

）学生应参阅相关文献资料，对所设计题做深入分析以提出设计方案。

通过本题目的毕业设计，培养学生独立分析思考以解决实际问题的能力。

掌握现代电子电路设计自动化的基本流程，掌握可编程逻辑器件的硬件结构、原理和特性，掌握用硬件描述语言、EDA工具和开发平台对毕业设计题目涉及的核心电路及相关扩展电路进行设计开发、模拟仿真及硬件测试的方法。

library ieee;use ieee.std_logic_1164.all;entity multi8 isport(a,b:in std_logic_vector(7 downto 0);y:out std_logic_vector(15 downto 0));end entity multi8;architecture behavioral of multi8 isbeginbehavior:process(a,b) isvariable a_in:std_logic_vector(7 downto 0);variable b_in:std_logic_vector(7 downto 0);variable y_out:std_logic_vector(15 downto 0);variable carry_in,carry:std_logic;begina_in:=a;b_in:=b;y_out:=(others=>'0');for count in 0 to 7 loopcarry:='0';if(b_in(count)='1') thenfor index in 0 to 7 loopcarry_in:=carry;carry:=(y_out(index+count) and a_in(index))or (carry_in and (y_out(index+count) xor a_in(index)));y_out(index+count):=y_out(index+count) xor a_in(index) xor carry_in;end loop;y_out(count+8):=carry;end if;end loop;y<=y_out;end process behavior;end architecture behavioralVHDL语言实现乘法器嵌入式系统实验报告全文3页1063字叙述详尽实验四：乘法器1. 实验前准备（4分）1．继续学习VHDL。

XXXX大学计算机科学学院实验/上机报告一、实验目的1、通过8位移位相加乘法器的设计，理解可编程逻辑系统设计中的自顶向下设计思想；2、进一步巩固利用状态机实现同步时序系统的知识；二、实验环境硬件：PC机、便携式EDA/SOPCDSP实验系统软件：Quartus II 7.0 开发系统三、实验内容1、完成8位移位相加乘法器的VHDL设计并完成功能仿真；2、完成键盘扫描器的设计,并用其实现8位移位相加乘法器在板子上的下载控制。

四、实验过程设计思想：1、分析问题，确定该乘法器工作的基本原理是首先生成部分积，再将这些部分积相加得到乘积。

设计的基本思想为：从被乘数的最低位开始移位，若移出位为1，则乘数左移后与上一次的和相加，若移出位为0，则乘数左移后以全0相加，循环上述操作，直至被乘数的最高位。

主要是进行移位、相加两项操作的重复。

2、根据键盘扫描器的工作原理可知，首先要判断行和列输出的是"1"还是"0"，为了识别按下键后显示的是哪个数字，给板子上的按键用数字代替(0 - 9、A - F),最后对各个模块进行设计，然后生成元件，便于与乘法器相连。

实验步骤：内容一、乘法器设计根据乘法器工作原理可知，确定输入与输出。

由于本实验进行的是8位的乘法器的设计，所以输入的两个乘数分别为din[7 .. 0]、din1 [7 .. 0]，另外clk、clr作为控制输入，dout[15..0]作为输出。

建立工程，编写VHDL源程序，并生成相应的底层文件。

由分析可知乘法器原理框图包括右移寄存器（sreg8b）、16位寄存器（reg16b）、选通与门（andarith）、8位加法器（adder8）四部分。

其中，sreg8b对被乘数进行右移移位，andarith对乘数与被乘数相乘过程中的部分积进行相与，adder8对右移寄存器的移位位数进行计数，reg16b对乘数和被乘数相乘之后的结果进行存储。

使用乘法器实现各种移位操作实现的框图如下所示：考虑对32位数据处理核心器件就是一个乘法器。

a是输入的32位数据，num是移位的5位数据b是乘法器的64位输出下面是实现各种移位的算法：1、逻辑左移：结果取D2、逻辑右移：num取反加1，结果取C3、算术右移：num取反加1，结果取C。

如果A[31]为1，A取反，在对结果C取反即可。

为0，结果取C。

4、循环右移：num取反加1，结果取C|D。

看似是很简单的，而且算法也还是挺奇特的。

以前还没有发现，还可以用乘法器来实现移位。

下面用verilog写程序进行验证。

代码也比较简单，对输入进行选择，对输出进行选择，然后中间一个乘法器。

硬件电路大致为：有了这个图，写代码就更容易了。

module shitf_according_mul( input [31:0] a, input [4:0] num, input [1:0] shift_mode, output reg[31:0] out ); localparam logic_left_shift = 2'b00; localparam logic_right_shift = 2'b01; localparam cycle_right_shift = 2'b10; localparam airth_right_shift = 2'b11; //data reg [31:0] reg_a; always@(*) begin case(shift_mode) logic_left_shift: reg_a = a; logic_right_shift: reg_a = a; cycle_right_shift: reg_a = a; airth_right_shift: reg_a = a[31] ? ~a:a; endcase end//shift number reg [31:0] reg_num; always@* begin case(shift_mode) logic_left_shift: reg_num = 32'b1(~num>(~num>(~num>纯组合逻辑设计，设计好了，需要写testbench验证吧。

移位乘法器课程设计总结
移位乘法器是数字电路中常用的乘法算法之一，通过移位和加法操作实现两个二进制数的乘法运算。

课程设计是对相关知识进行实践和应用的过程，下面是对移位乘法器课程设计的总结：
1. 设计目标与要求：
- 理解移位乘法器的原理和操作过程；
- 掌握移位乘法器的设计步骤和流程；
- 实现一个移位乘法器的功能；
- 进行功能验证和性能评估。

2. 设计步骤：
- 确定移位乘法器的输入和输出要求；
- 根据乘法运算的原理，设计移位乘法器的数据通路和控制部分；
- 划分设计模块，确定模块之间的信号传递和交互；
- 编写移位乘法器的Verilog代码或使用硬件描述语言进行设计；
- 进行功能仿真和验证，确保设计的正确性；
- 对设计进行综合和布局布线，生成可实现的电路；
- 制作原型电路板并进行实物验证。

3. 设计过程中的注意事项：
- 合理使用硬件资源，尽量减少逻辑门的数量；
- 考虑设计的可扩展性和灵活性，使其适用于多种数据宽度的乘法运算；
- 注意时序问题，避免信号冲突和延迟；
- 对设计进行综合和布局布线时，考虑功耗和面积的优化；
- 在实物验证中，准备充分的测试用例，覆盖各种情况。

通过完成移位乘法器的课程设计，可以加深对移位乘法器原理和设计方法的理解，提高数字电路设计的能力，同时也为后续的相关课程和项目奠定基础。

硬件乘除法运算器设计设计题目：位数自己定，包含键盘输入，LED数码管输出显示一、4*4矩阵键盘编码器中各模块设计1.1分频器fdiv设计library ieee;use ieee.std_logic_1164.all;entity fdiv isgeneric(n:integer :=50000);port(rst:in std_logic;clkin:in std_logic;clkout:out std_logic);end fdiv;architecture a of fdiv issignal cnt:integer range 0 to n;beginprocess(clkin,rst)beginif rst='0' then cnt<=0;clkout<='0';elsif clkin'event and clkin='1' thenif cnt=n-1 then cnt<=0;clkout<='1';else cnt<=cnt+1;clkout<='0';end if;end if;end process;end a;1.2键盘扫描scan设计library ieee;use ieee.std_logic_1164.all;entity scan isport(keyin:in std_logic_vector(3 downto 0);clk,en:in std_logic;keyout:out std_logic_vector(3 downto 0);key_press:out std_logic);end scan;architecture a of scan issignal cnt:integer range 0 to 3;beginbeginif clk'event and clk='1' thenif en='1' thenif cnt=3 then cnt<=0;else cnt<=cnt+1;end if;end if;end if;end process;process(cnt)begincase cnt iswhen 0=>keyout<="1110";when 1=>keyout<="1101";when 2=>keyout<="1011";when 3=>keyout<="0111";when others=>keyout<="1111";end case;end process;key_press<=keyin(3) and keyin(2) and keyin(1) and keyin(0); end a;1.3按键编码器key-decode设计library ieee;use ieee.std_logic_1164.all;entity key_decode isport(keyout:in std_logic_vector(3 downto 0);keyin:in std_logic_vector(3 downto 0);key4:out std_logic_vector(3 downto 0));end key_decode;architecture a of key_decode issignal key8:std_logic_vector(7 downto 0);beginkey8<=keyin&keyout;process(key8)beginwhen "11101110"=>key4<="0000"; when "11101101"=>key4<="0001"; when "11101011"=>key4<="0010"; when "11100111"=>key4<="0011"; when "11011110"=>key4<="0100"; when "11011101"=>key4<="0101"; when "11011011"=>key4<="0110"; when "11010111"=>key4<="0111"; when "10111110"=>key4<="1000"; when "10111101"=>key4<="1001"; when "10111011"=>key4<="1010"; when "10110111"=>key4<="1011"; when "01111110"=>key4<="1100"; when "01111101"=>key4<="1101"; when "01111011"=>key4<="1110"; when "01110111"=>key4<="1111"; when others=>key4<="0000";end case;end process;end a;1.4消抖动计数器qudou设计library ieee;use ieee.std_logic_1164.all;entity qudou isgeneric(n:integer :=16);port(clk,clr:in std_logic;keysure:out std_logic);end qudou;architecture a of qudou issignal cnt:integer range 0 to n-1; beginprocess(clk,clr)beginif clr='1' then cnt<=0;elsif clk'event and clk='1' thenif cnt>=(n-1) then keysure<='1';else cnt<=cnt+1;keysure<='0';end if;end if;end process;end a;二、控制电路的设计1.1控制电路1的设计LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;entity CONTROL1 isport(key4:in std_logic_vector(3 downto 0);clk,en:in std_logic;add,sub,mul,div:buffer std_logic;equ,clr,fun:out std_logic;a:out std_logic_vector(3 downto 0));end CONTROL1;architecture a of CONTROL1 isbeginprocess(clk,en,key4)beginif clk'event and clk='1' thenif en='1' thencase key4 iswhen "1010" => add<='1';when "1011" => sub<='1';when "1100" => mul<='1';when "1101" => div<='1';when "1110" => equ<='1';when "1111" => clr<='1';when others => a<=key4;end case;end if;end if;end process;fun<=add or sub or mul or div ;end a;1.2控制电路2的设计LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;entity CONTROL2 isport(a:in std_logic_vector(3 downto 0);clk,en,clr,equ,fun:in std_logic;s1,s2:out std_logic_vector(15 downto 0));end CONTROL2;architecture a of CONTROL2 issignal c1,c2:std_logic_vector(15 downto 0);beginprocess(clk,en,clr,a,fun)beginif clk'event and clk='1' thenif en='1' thenif clr='1' then c1<="0000000000000000";c2<="0000000000000000";elsif fun='0' then c1<=c1(11 downto 0)&a;else c2<=c2(11 downto 0)&a;end if;end if;end if;s1<=c1;s2<=c2;end process;end a;BCD转二进制LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;USE ieee.std_logic_arith.allentity BCD_2 isport(bcd:in std_logic_vector(15 downto 0);B:out std_logic_vector(15 downto 0));end BCD_2;architecture a of BCD_2 issignal D1,D2,D3,D4:INTEGER RANGE 0 TO 9;signal D:INTEGER RANGE 0 TO 9999;beginD1<=CONV_INTEGER(bcd(3 downto 0));D2<=CONV_INTEGER(bcd(7 downto 4));D3<=CONV_INTEGER(bcd(11 downto 8));D4<=CONV_INTEGER(bcd(15 downto 12));D<=D1+D2*10+D3*100+D4*1000;B<=D;end a;硬件加法器LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY adder16 ISPORT(A,B: I N STD_LOGIC_VECTOR(15 DOWNTO 0);CLK,EN: IN STD_LOGIC;S: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END ENTITY adder16;ARCHITECTURE a OF adder16 ISsignal sum:std_logic_vector(15 downto 0);beginPROCESS(CLK,EN)BEGIN if clk'event and clk='1' thenif en='1' thensum<=('0'&A)+('0'&B);S<=SUM(15 DOWNTO 0);END IF;END IF;END PROCESS;END A;硬件减法器LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY SUB16 ISPORT(A,B: I N STD_LOGIC_VECTOR(15 DOWNTO 0);CLK,EN: IN STD_LOGIC;S: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END ENTITY SUB16 ;ARCHITECTURE a OF SUB16 ISsignal sum:std_logic_vector(15 downto 0);beginPROCESS(CLK,EN)BEGIN if clk'event and clk='1' thenif en='1' thensum<=('0'&A)-('0'&B);S<=SUM(15 DOWNTO 0);END IF;END IF;END PROCESS;END A;硬件乘法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity mul16x16 isport(a,b:in std_logic_vector(15 downto 0);clk,en:in std_logic;p:out std_logic_vector(31 downto 0));end mul16x16;architecture a of mul16x16 issignal a_reg:std_logic_vector(31 downto 0);begina_reg<=conv_std_logic_vector(0,16)&a;process(a,b,clk,en)variable p_reg:std_logic_vector(31 downto 0);beginif clk'event and clk='1' thenif en='1' thenp_reg:=(others=>'0');for i in 0 to 15 loopif (b(i)='1') thenp_reg:=p_reg+to_stdlogicvector(to_bitvector(a_reg) sll(i)); end if;end loop;end if;end if;p<=p_reg;end process;end a;硬件除法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div16com isport(a,b:in std_logic_vector(15 downto 0);clk,en:in std_logic;q,r:out std_logic_vector(15 downto 0));end div16com;architecture a of div16com isbeginprocess(a,b,clk,en)variable ar,br,qr:std_logic_vector(15 downto 0);variable rr:std_logic_vector(16 downto 0);beginif clk'event and clk='1' thenif en='1' thenar:=a;br:=b;qr:=(others=>'0');rr:=(others=>'0');for i in qr'range looprr:=rr(15 downto 0)&ar(15);ar:=ar(14 downto 0)&'0';rr:=rr(16 downto 0)-('0'&br);if rr(16)='1' then qr(i):='0';rr:=rr(16 downto 0)+('0'&br);else qr(i):='1';end if;end loop;end if;end if;q<=qr;r<=rr(15 downto 0);end process;end a;加法运算二进制和转化成十进制数的关键VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder_bin_ten1 isport( r esult:in std_logic;din:in std_logic_vector(15 downto 0)d:out std_logic_vector(15 downto 0));end adder_bin_ten1；architecture one of adder_bin_ten1 isbeginprocess(result)beginif result='1' thend<=conv_integer(din);end if;end process;end;七段译码器的设计LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY DECODE7 ISPORT(NUM : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END DECODE7;ARCHITECTURE a OF DECODE7 ISBEGINPROCESS (NUM)BEGINCASE NUM ISWHEN "0000" => LOUT <= "0111111";WHEN "0001" => LOUT <= "0000110";WHEN "0010" => LOUT <= "1011011";WHEN "0011" => LOUT <= "1001111";WHEN "0100" => LOUT <= "1100110";WHEN "0101" => LOUT <= "1101101";WHEN "0110" => LOUT <= "1111101";WHEN "0111" => LOUT <= "0000111";WHEN "1000" => LOUT <= "1111111";WHEN "1001" => LOUT <= "1101111";WHEN OTHERS => LOUT <= "0000000";END CASE;END PROCESS ;END a;。