JK触发器 D触发器 RS触发器 T触发器 真值表讲解学习
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JK触发器真值表培训资料页数:3
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第五章 触发器Flip-Flop页数:51
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触发器计数器页数:56
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SR触发器原理解析页数:58
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第六章触发器页数:58
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JK触发器真值表页数:3
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触发器真值表
任务1触发器电路一、实验目的1、掌握D触发器、JK触发器等基本触发电路的原理与设计2、掌握时序电路的分析与设计的方法3、学习VHDL语言中构造体的不同描述方式的异同二、实验内容1、编写VHDL语言源程序，实现D触发器、JK触发器等基本触发电路2、扩展任务：设计其他如RS触发器，并分析它们相互转化的方法3、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式三、实验要求1、列写D触发器、JK触发器的真值表2、编写实现D触发器、JK触发器功能的VHDL语言程序3、利用实验装置验证程序正确性，分析触发的方式4、写出完整的实验报告(包括上述图表和程序等)四、实验原理说明1、正边沿触发的D触发器的电路符号如图2-4所示。
从输入输出引脚而言，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。
D触发器的真值表如表2-2所示。
从表中可以看出：D触发器的输出端只有在正边沿脉冲过后，输入端d的数据才可以被传递到输出端q。
表1D触发器真值表数据输入端时钟输入端clk 数据输出端qdX 0 不变X 1 不变0 - 01 - 12、带复位和置位功能的JK触发器电路符号如图2-5所示。
JK触发器的输入端有置位输s 复位输入clr，控制输入j和k，时钟输入clk；输出端有数据输出q和反向输出qb。
JK触发器的真值表如表2-3所示。
表2-3JK触发器真值表输入端输出端st clr clk j k Q qb0 1 X X X 1 01 0 X X X 0 10 0 X X X X X1 1 - 0 1 0 11 1 - 1 1 翻转翻转1 1 - 0 0 保持保持1 1 - 1 0 1 01 1 0 X X 保持保持编辑本段真值表定义表征逻辑事件输入和输出之间全部可能状态的表格。
真值表列出命题公式真假值的表。
通常以1表示真，0 表示假。
命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。
总结d触发器和j-k触发器的逻辑功能
总结d触发器和j-k触发器的逻辑功能D触发器和J-K触发器都是常见的数字电路元件，用于存储和操作二进制数据。
它们在数字电子学和计算机体系结构中起着重要的作用。
下面是它们的逻辑功能的总结：D触发器（D Flip-Flop）：●D触发器有一个数据输入端D、一个时钟输入端Clock以及两个输出端Q和Q'（Q是D的输出，Q'是Q的反相输出）。
●D触发器的逻辑功能是在时钟上升沿时将D输入的值传递到输出。
●当时钟信号的上升沿到来时，D触发器的内部状态会根据D输入的值进行更新，并且该状态会被存储在触发器中。
●D触发器的输出Q将与D输入的值保持一致，而Q'输出则是Q输出的反相。
D触发器的真值表如下所示：Clock | D | Q(t) | Q(t+1)-------------------------------0 | X | Q | Q1 | 0 | Q | 01 | 1 | Q | 1其中，X表示输入值无关。
J-K触发器（J-K Flip-Flop）：●J-K触发器有两个输入端J（J输入）和K（K输入），一个时钟输入端Clock以及两个输出端Q和Q'。
●J-K触发器的逻辑功能是在时钟上升沿时根据J和K输入的值更新输出。
●J和K输入的值决定了J-K触发器的行为。
●当J和K都为0时，J-K触发器保持先前的状态，即输出保持不变。
●当J和K都为1时，J-K触发器的行为取决于先前的状态：如果先前的状态为0，则Q输出为1，如果先前的状态为1，则Q输出为0，这被称为"翻转"操作。
●当J为1，K为0时，Q输出将被设置为1。
●当J为0，K为1时，Q输出将被清零。
J-K触发器的真值表如下所示：Clock | J | K | Q(t) | Q(t+1)------------------------------------0 | X | X | Q | Q1 | 0 | 0 | Q | Q1 | 0 | 1 | Q | 01 | 1 | 0 | Q | 11 | 1 | 1 | Q | ~Q (翻转)其中，X表示输入值无关，~Q表示Q的反相。
常用触发器的工作原理和结构
常用触发器的工作原理和结构常用触发器是数字电路中常见的一种基本元件，它用来存储和稳定输入信号的状态，并在特定条件下产生输出信号。
常用触发器包括RS触发器、D触发器、JK触发器和T触发器。
本文将详细介绍这些触发器的工作原理和结构。
1.RS触发器：RS触发器是一种简单的触发器，由两个互补反馈的门组成。
它有两个输入端R和S以及两个输出端Q和\(\bar{Q}\)。
当R=0、S=1时，Q=0；当R=1、S=0时，Q=1；当R=S=1时，上一状态保持不变。
RS触发器的结构可以用两个门（通常是与非门）构成。
其中一个门的输入是R和Q，输出是\(\bar{Q}\)；另一个门的输入是S和\(\bar{Q}\)，输出是Q。
当输入的电平变化时，会通过门电路的逻辑运算，产生输出信号。
2.D触发器：D触发器是一种RS触发器的扩展形式，它只有一个输入端D、一个输出端Q和一个时钟信号端CLK。
D触发器通过时钟信号的输入，对输入信号D进行锁存并在时钟的上升沿或下降沿将锁存的值输出到Q。
D触发器的结构也可以用两个门（与非门和与门）构成。
与非门的输入是D和CLK，输出是\(\bar{Q}\)；与门的输入是D和CLK，输出是Q。
当时钟信号变化时，根据输入信号D的电平，通过与非门和与门的逻辑运算，传递输出信号。
3.JK触发器：JK触发器是一种RS触发器的改进形式，它相比于RS触发器可以解决RS触发器由于S和R同时为1时的不稳定状态。
JK触发器有两个输入端J和K，以及两个输出端Q和\(\bar{Q}\)。
当J=0、K=1时，Q=0；当J=1、K=0时，Q=1；当J=K=1时，上一状态取反。
JK触发器的结构可以用两个门（与非门和或门）构成。
与非门的输入是J和Q，输出是\(\bar{Q}\)；或门的输入是K和\(\bar{Q}\)，还有一个输入是J和K的异或。
当输入信号J和K的电平变化时，通过与非门和或门的逻辑运算，传递输出信号。
4.T触发器：T触发器是一种特殊的JK触发器，其输入端只有一个T（Toggle）信号，以及与JK触发器相同的输出端Q和\(\bar{Q}\)。
实验八 触发器
J
1 0
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
R主＝0
，即Q*= 1 , Q* = 0
5.4 脉冲触发的触发器
④J＝1，K＝1 若Q＝0， Q＝1 S主＝1，R主＝0
在CLK＝1时，主 触发器翻转为“1” 即 Q*主= 1 在CLK的 Q*= 1 若Q＝1， Q＝0 在CLK的
J
1 1
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
，从触发器由“0 ”翻转为“1”，即 S主＝0 在CLK＝1时，主触 发器翻转为“0”， 即 Q*主= 0 Q*= Q
R主＝1
，即Q*= 0, Q* = 1
5.4 脉冲触发的触发器
其功能表如表5.4.2所示 表5.4.2
CLK J
实验八 触发器
实验目的
1、掌握基本RS、JK、T和D触发器的逻辑功能
2、掌握集成触发器的功能和使用方法 3、熟悉触发器之间相互转换的方法
实验原理
触发器概述 定义：能够存储1位二值信号的基本单元电路。 特点：a.具有两个能自行保持的稳定状态，用来 表 示逻辑状态的0和1,或二进制数的0和1 ; b.根据不同的输入信号可以置1或0. 分类: a. 按触发方式：电平触发器、脉冲触发器和边沿 触发器 b. 按逻辑功能方式：SR锁存器、JK触发器、D触 发器、T触发器、T触发器 c. 按结构：基本SR锁存器、同步SR触发器、主 从触发器、维持阻塞触发器、边沿触发器等
Q 1 0 1
× 0 1
1
也称为D锁存器，其特点是 在CLK的有效电平期间输出 状态始终跟随输入状态变化， 即输出与输入状态相同。
1 0
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
R主＝0
，即Q*= 1 , Q* = 0
5.4 脉冲触发的触发器
④J＝1，K＝1 若Q＝0， Q＝1 S主＝1，R主＝0
在CLK＝1时，主 触发器翻转为“1” 即 Q*主= 1 在CLK的 Q*= 1 若Q＝1， Q＝0 在CLK的
J
1 1
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
，从触发器由“0 ”翻转为“1”，即 S主＝0 在CLK＝1时，主触 发器翻转为“0”， 即 Q*主= 0 Q*= Q
R主＝1
，即Q*= 0, Q* = 1
5.4 脉冲触发的触发器
其功能表如表5.4.2所示 表5.4.2
CLK J
实验八 触发器
实验目的
1、掌握基本RS、JK、T和D触发器的逻辑功能
2、掌握集成触发器的功能和使用方法 3、熟悉触发器之间相互转换的方法
实验原理
触发器概述 定义：能够存储1位二值信号的基本单元电路。 特点：a.具有两个能自行保持的稳定状态，用来 表 示逻辑状态的0和1,或二进制数的0和1 ; b.根据不同的输入信号可以置1或0. 分类: a. 按触发方式：电平触发器、脉冲触发器和边沿 触发器 b. 按逻辑功能方式：SR锁存器、JK触发器、D触 发器、T触发器、T触发器 c. 按结构：基本SR锁存器、同步SR触发器、主 从触发器、维持阻塞触发器、边沿触发器等
Q 1 0 1
× 0 1
1
也称为D锁存器，其特点是 在CLK的有效电平期间输出 状态始终跟随输入状态变化， 即输出与输入状态相同。
第4章 集触发器学习指导
例4.10电路如图4.10所示， 的电路是哪一些电路。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
各类触发器的构造_原理和特性
各类触发器的构造_原理和特性触发器是计算机硬件中常用的一种电子开关装置。
其主要功能是在特定的输入条件下产生特定的输出信号。
触发器分为多种类型，包括RS触发器、JK触发器、D触发器和T触发器等。
每一种触发器都有其独特的构造、原理和特性。
1. RS触发器（Reset-Set触发器）:RS触发器是最常见的一种触发器，其构造基于两个门电路（例如，两个与门或两个或门）。
其中一个门用于控制重置（Reset）信号，另一个门用于控制设置（Set）信号。
RS触发器有两个输入端，分别是重置输入（R）和设置输入（S），以及两个输出：输出Q和补码输出Q'。
其特性是具有存储功能，可以在输入发生信号变化时改变输出状态，表现出较长的存储时间。
2.JK触发器：JK触发器是在RS触发器基础上改进而来的一种触发器。
JK触发器的构造也是基于两个门电路，通常是带有反馈的异或门和与非门。
与RS触发器不同的是，JK触发器引入了时钟输入。
JK触发器具有两个输入端：输入端J和输入端K，以及一个时钟输入。
其特性是能够通过时钟控制输入信号对输出进行改变，还可以通过特定的输入状态实现触发器的保持、复位和设置等功能。
3.D触发器：D触发器是一种特殊的触发器，它仅具有一个输入端（D）和一个时钟输入。
D触发器的构造基于与门和非门。
其工作原理是在上升或下降沿的时钟信号触发下，将输入信号直接传递到输出。
D触发器具有单向传输功能和存储功能，可以在时钟信号的边沿触发时刻改变输出状态，而不会随着输入信号的变化而改变。
4.T触发器：T触发器是一种特殊的JK触发器，其输入端为T输入。
T触发器的构造基于JK触发器，只是将输入J和输入K连在一起，实现对输入信号进行切换。
当T输入为1时，其功能类似于JK触发器的翻转功能，当T输入为0时，T触发器的功能类似于D触发器。
T触发器可以用于频率分频电路、计数器和位移寄存器等应用。
总的来说，触发器是通过特定的输入条件来改变输出状态的电子开关装置。
触发器真值表
任务1触发器电路一、实验目的1、掌握D触发器、JK触发器等基本触发电路的原理与设计2、掌握时序电路的分析与设计的方法3、学习VHDL语言中构造体的不同描述方式的异同二、实验内容1、编写VHDL语言源程序，实现D触发器、JK触发器等基本触发电路2、扩展任务：设计其他如RS触发器，并分析它们相互转化的方法3、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式三、实验要求1、列写D触发器、JK触发器的真值表2、编写实现D触发器、JK触发器功能的VHDL语言程序3、利用实验装置验证程序正确性，分析触发的方式4、写出完整的实验报告(包括上述图表和程序等)四、实验原理说明1、正边沿触发的D触发器的电路符号如图2-4所示。
从输入输出引脚而言，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。
D触发器的真值表如表2-2所示。
从表中可以看出：D触发器的输出端只有在正边沿脉冲过后，输入端d的数据才可以被传递到输出端q。
表1D触发器真值表数据输入端时钟输入端clk 数据输出端qdX 0 不变X 1 不变0 - 01 - 12、带复位和置位功能的JK触发器电路符号如图2-5所示。
JK触发器的输入端有置位输s 复位输入clr，控制输入j和k，时钟输入clk；输出端有数据输出q和反向输出qb。
JK触发器的真值表如表2-3所示。
表2-3JK触发器真值表输入端输出端st clr clk j k Q qb0 1 X X X 1 01 0 X X X 0 10 0 X X X X X1 1 - 0 1 0 11 1 - 1 1 翻转翻转1 1 - 0 0 保持保持1 1 - 1 0 1 01 1 0 X X 保持保持编辑本段真值表定义表征逻辑事件输入和输出之间全部可能状态的表格。
真值表列出命题公式真假值的表。
通常以1表示真，0 表示假。
命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。
触发器之间的相互转换
二、触发器之间的相互转换
将JK触发器转化为T、D触发器，很简单，大家都会，那如 何将T转换为JK、D触发器及如何将D转换为JK、T触发器呢？
D JK
已有 Qn+1 = D 欲得
因此，令 D J Qn KQn
J K
Qn+1 = JQn + KQn J Qn K Qn
1D Q CP C1 Q
测试方法及步骤：
1.R、S端和J、K端分别接逻辑开关Ki; 2.CP1接P端，加单次负脉冲，Q1端接电平显示器L。 3.先验证RS的置位、复位功能(填入表1)。 4.R=S=1时，改变J、K组态，记录输出端的状态。填入记录表，验证功
能（填入表二）。
5.将JK触发器的J、K端连着一起，构成T触发器。在CP端输入1KHz连 续脉冲，观察Q的变化，用双踪示波器观察CP、Q的波形，注意相位关 系，描绘之。
下面将介绍四种常用的计数制。
1、十进制计数制 对于十进制数，基数X=10，其整数位权值由右向左依次为个、十、
百、千、...而小数位由左向右依次为十分之一、百分之一、...很容易被 识别。例：
2、二进制计数制
对于二进制数，基数X=2，其整数位权值依次为 的权值为，
，小数位
例：
2．真值表 3.特征方程
Qn1 D
真值表
【任务实施】
测试内容一：
RS触发器功能测试：
测试方法及步骤：
1.用74LS00组成RS触发器； 2.R、S端分别接逻辑开关K, Q 端接 逻辑电平显示端L1,L2。 3.测试结果填入记录表即可。
测试内容二：
JK触发器74LS112功能测试
表一
触发器分类描述
解：Jl=1， K1=Ql， D2=Ql， Z=Ql Q2： Qn+1=J1 Q1 + K1 Q1＝ Ql + Ql Ql= Ql
它信号端如何连接,比较两种触发器的次态方程 可得到D＝T ⊕ Q，转换图如图1-6所示：
T
J
Q
CP
K
Q
图1.5 由JK触发器组成的T触发器
T
=1
D
Q
CP
Q
图1.6 由D触发器组成的T触发器
(5) T’触发器
T’触发器是在每个CP脉冲作用下，都会翻转。对于T触发器，当T＝1时，就变成了T’ 触发器。这种触发器非常适合于用作计数触发器。当D=Q时，原D触发器就成了T’ 触 发器，由CP脉冲上升沿触发；而当J＝K＝1时，原J-K触发器也成了T’ 触发器，由CP脉 冲下降沿触发。用J-K触发器、D触发器构成的 T’ 触发器分别如图1-7(a)、(b)所示。
解 此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻，这是初学者容易感到疑惑的 地方，所以要注意到，画Q次态波形时应看CP脉冲下降沿前一刻的J、K值。画波形时， 从第1个CP脉冲开始分析，看它的下降沿前的J、K为何值，再依据J-K触发器真值表所述 的功能，确定Q的次态，也就是CP脉冲下降沿触发以后Q的新状态。例如图(a)中第1个 CP脉冲下降沿前一刻，J、K同为1，经CP脉冲触发后Q必然翻转，所以在第1个CP脉冲 下降沿后Q由1变为0。这样分析下去，直到最后一个CP脉冲为止。故该题正确的Q端工 作波形如图2-1(b)所示.
两种状态的转换叫“翻转”。
②发. 除器了演基变本而来RS的触T发触器发外器，，其不它光触有发控器制，输如入J信K触号发(J器，，K，DD触，发T器)，，还以有及触由发这信两号种，触称
它信号端如何连接,比较两种触发器的次态方程 可得到D＝T ⊕ Q，转换图如图1-6所示：
T
J
Q
CP
K
Q
图1.5 由JK触发器组成的T触发器
T
=1
D
Q
CP
Q
图1.6 由D触发器组成的T触发器
(5) T’触发器
T’触发器是在每个CP脉冲作用下，都会翻转。对于T触发器，当T＝1时，就变成了T’ 触发器。这种触发器非常适合于用作计数触发器。当D=Q时，原D触发器就成了T’ 触 发器，由CP脉冲上升沿触发；而当J＝K＝1时，原J-K触发器也成了T’ 触发器，由CP脉 冲下降沿触发。用J-K触发器、D触发器构成的 T’ 触发器分别如图1-7(a)、(b)所示。
解 此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻，这是初学者容易感到疑惑的 地方，所以要注意到，画Q次态波形时应看CP脉冲下降沿前一刻的J、K值。画波形时， 从第1个CP脉冲开始分析，看它的下降沿前的J、K为何值，再依据J-K触发器真值表所述 的功能，确定Q的次态，也就是CP脉冲下降沿触发以后Q的新状态。例如图(a)中第1个 CP脉冲下降沿前一刻，J、K同为1，经CP脉冲触发后Q必然翻转，所以在第1个CP脉冲 下降沿后Q由1变为0。这样分析下去，直到最后一个CP脉冲为止。故该题正确的Q端工 作波形如图2-1(b)所示.
两种状态的转换叫“翻转”。
②发. 除器了演基变本而来RS的触T发触器发外器，，其不它光触有发控器制，输如入J信K触号发(J器，，K，DD触，发T器)，，还以有及触由发这信两号种，触称
数字电子逻辑 触发器R-S 、J-K、T、D 实验报告
福建农林大学计算机与信息学院信息工程类实验报告系：计算机系专业：计算机科学与技术年级： 07级姓名：学号：实验课程：数字电子技术基础实验室号：___田实验设备号： 9 实验时间： 2008-12-16 指导教师签字：成绩：实验四触发器R-S 、J-K、T、D一、实验目的和要求1、掌握基本RS、JK、T和D触发器的逻辑功能。
2、掌握集成触发器的功能和使用方法。
3、熟悉触发器之间相互转换的方法。
二、实验原理触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。
触发器有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。
1、基本RS触发器图4-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。
基本RS触发器具有置“0”，置“1”和保持三种功能。
通常称S为置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R=0时触发器被置“0”。
当S=R=1时状态保持，当S=R=0时为不定状态，应当避免这种状态。
基本RS触发器的逻辑符号见图4-1（b），二输入端的边框外侧都画有小圆圈，这是因为置1与置0都是低电平有效。
基本RS触发器也可以用两个“或非门”组成，此时置位为高电平有效。
2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚逻辑图如图4-2所示：图4-2 JK触发器的引脚逻辑图JK触发器的状态方程为：+1nn QnQ+=KQJ其中，J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q和Q为两个互补输出端。
通常把Q=0、Q=1的状态定为触发器“0”状态；而把Q=1，Q=0定为“1”状态。