高速比较器的分析与设计

2007年全国大学生电子设计竞赛一等奖作品——数字示波器发布时间: 2007-11-27 20:28:37作者:责任编辑:数字示波器作者：黄霖宇、陈鹍、侯碧波一等奖作品摘要本数字示波器以单片机和FPGA为核心，对采样方式的选择和等效采样技术的实现进行了重点设计，使作品不仅具有实时采样方式，而且采用随机等效采样技术实现了利用实时采样速率为1MHz的ADC进行最大200MHz的等效采样。

同时系统还具有可测2mV小信号、波形存储回放、测频、触发沿选择、校准信号输出等功能。

AbstractThis digital oscilloscope takes a MCU and FPGA as the core .We made emphases on the choice of the sampling methods and the implement of equivalent sampling, as a result, our design not only has the real-time sampling mode but also can reach the highest equivalent sample rate of 200 MHz using the real-time sample rate of 1 MHz, by way of random equivalent sampling. At the same time, this system has many other functions, such as 2mV small-signal measuring, storage andre-display of waveform, measuring frequency, selective trigger edge , output of thecorrection signal and so on.一、总体方案设计1．方案比较与选择仔细分析题目要求，以实时采样速率为1MHz的ADC实现最大200MHz的等效采样，是本题的最大难点，也是设计的重点之一。

为什么电路中要使用比较器在电路设计中，比较器（Comparator）是一种非常重要的元件，它用于比较两个电压信号的大小。

在实际应用中，我们经常会遇到需要对电压进行比较的情况，比如判断电压是否达到某个设定值、比较两个电压信号的大小等。

而比较器正是为了满足这些需求而设计的。

本文将详细介绍为什么在电路中要使用比较器，以及比较器的原理和应用。

1. 比较器的作用及原理比较器是一种基础的电子元件，其作用是通过比较两个输入电压的大小并输出相应的信号。

比较器通常包含一个或多个放大器级联以及一个电平转换电路。

当其中一个输入电压大于另一个输入电压时，比较器输出高电平；反之，输出低电平。

比较器的原理基于放大器的开环特性，即放大器的输出与输入之间的关系不受反馈控制，可以实现较大的放大倍数。

比较器一般使用差动放大器的输出作为输入，通过放大信号之间的差异来实现比较功能。

2. 比较器的优点使用比较器在电路中有以下几个优点：2.1 提供准确的比较结果比较器能够快速、准确地比较输入信号的大小，输出相应的比较结果。

这对于需要实时判断电压大小的场合非常重要，比如电压检测、开关控制等。

通过比较器，我们可以在电路中实现对信号的精确控制。

2.2 具有高增益和低偏移电流比较器内部一般采用放大器级联，可以获得较高的增益，使得输入信号更容易被检测出来。

同时，比较器的输入级通常采用差动放大器结构，能够抑制共模干扰。

此外，比较器的输出具有较低的偏移电流，从而可以减少对电路整体性能的影响。

2.3 高速响应能力比较器的响应速度非常快，通常在纳秒级别。

这使得它在需要快速判断的应用中得到广泛应用，比如开关控制、脉冲测量等。

比较器能够在很短的时间内完成信号的比较，并将结果输出给其他部件。

3. 比较器的应用领域比较器在电路设计中的应用非常广泛，以下是一些常见的应用领域：3.1 电压检测比较器可以用于判断电压是否达到预设的阈值，并输出相应的信号进行处理。

例如，在电源管理中，我们可以使用比较器来监测电池电压是否低于一定的阈值，从而实现电池电量的监控和报警。

适用于SAR ADC的CMOS比较器的设计广泛应用于从模拟信号到数字信号的转换过程当中。

在模一数转换过程中，经过采样的信号经过比较器以打算模拟信号输出的数字值。

比较器可以比较一个模拟信号和另外一个模拟信号或参考信号的大小。

比较器大都采纳开环模式，这种开环结构不必对照较器举行补偿，同时，未举行补偿的比较器可以获得较大的带宽和较高的频率响应。

然而因为MOS 器件的失配误差，以及的增益和速度之间的互相制约，使得在一定工艺条件下同时实现比较器的高速和高精度十分困难。

本文提出一种带时钟控制的可再生比较器，适用于在时光上离散的信号。

此设计在传统的前置预放和锁存器级联的理论基础上，通过引入交错耦合负载、复位和钳位技术，与文献相比，实现了更高的速度和相对较高的精度。

2 比较器结构与设计该比较器的结构简化1所示。

它由两级结构相同的前置放大器和一级带有复位再生的高速锁存器组成，每一级中都带有一个内置正反馈的设计。

前置放大器使输入的变幻足够大，并且将其加载到锁存器的输入端，这样获得的最佳特性。

2.1 前置放大器的设计及优化传统的前置放大器结构2所示，这种内置正反馈比较器由一个差分输入对，一个伪源和一对交错耦台负载组成，负载衔接成差分的模式。

M1和M2组成差分输入对，M3、M33、M4、M44组成带有正反馈的负载，以提高电路的增益，这个正反馈单元电路可以通过调节M3、M4和M33、M44管的宽长比(W／L)来形成弱正反馈或强正反馈。

2.2 前置放大器电路中的正反馈分析正反馈是通过衔接到M3和M4的源一漏极的并联反馈。

其比较的工作过程为：差分输入信号加到NMOS对管M1和M2的栅极，假设一端加正第1页共4页。

数字存储示波器海军航空工程学院（烟台）史继炎何高健刘恒涛摘要本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形的单次触发、连续触发和存储回放功能，并按要求进行了垂直灵敏度和扫描速度的挡位设置。

信号采集时，将外部输入信号经信号调理模块调节到A/D电路输入范围，经A/D转换后送入FPGA内部的双口RAM进行高速缓存，并将结果通过D/A转换送给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效采样和数据存储回放。

经测试，系统整体指标良好，垂直灵敏度和扫描速度等各项指标均达到设计要求。

关键词：FPGA 实时采样等效采样一、方案选择与论证数字存储示波器系统由信号调理电路、采样保持电路、触发电路、A/D、D/A、X输出电路、Y 输出电路、控制处理器等组成。

方案一：采用80C51单片机为控制核心，其系统框图如图1。

对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。

图1 方案一系统框图这种方案结构较为简洁，但在满足题目的实时采样频率的要求下，A/D的最高采样速度达1MHz，由普通单片机直接处理这样速率的数据难以胜任，采用高档单片机甚至采用DSP芯片，将大大增加开发的难度。

而且目前常用的外接RAM芯片时钟周期一般为40MHz～50MHz，难以达到高速数据存储的要求。

方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心，外接触发电路实现触发功能，利用FPGA的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口同步RAM 对采集信号进行存储，完成设计指标。

其系统框图如图2。

图2 方案二系统框图由于FPGA可在线编程，因此大大加快了开发速度。

电压比较器的分析与设计实验报告篇一：东南大学模电实验报告_比较器东南大学电工电子实验中心实验报告课程名称：第 6 次实验实验名称：比较器电路院（系）：专业：姓名：学号：实验室:实验组别：同组人员：实验时间：评定成绩：审阅教师：实验六比较器电路一、实验目的1、熟悉常用的单门限比较器、迟滞比较器、窗口比较器的基本工作原理、电路特性和主要使用场合；2、掌握利用运算放大器构成单门限比较器、迟滞比较器和窗口比较器电路各元件参数的计算方法，研究参考电压和正反馈对电压比较器的传输特性的影响；3、了解集成电压比较器LM311的使用方法，及其与由运放构成的比较器的差别；4、进一步熟悉传输特性曲线的测量方法和技巧。

二、实验原理三、预习思考1、用运算放大器LM741设计一个单门限比较器，将正弦波变换成方波，运放采用双电源供电，电源电压为±12V，要求方波前后沿的上升、下降时间不大于半个周期的1/10，请根据LM741数据手册提供的参数，计算输入正弦波的最高频率可为多少。

答：查询LM74的数据手册，可得转换速率为0.5V/us,电源电压为?10V左右，计算可得输出方波的最大上升时间为40us,根据设计要求，方波前后沿的上升下降时间不大于半个周期的1/10,计算可得信号的最大周期为800us,即输入正弦波得到最高频率为1.25KHZ. 2、画出迟滞比较器的输入输出波形示意图，并在图上解释怎样才能在示波器上正确读出上限阈值电平和下限阈值电平。

答：Ch1接输入信号，ch2接输出信号，两通道接地，分别调整将两个通道的零基准线，使其重合。

用示波器的游标功能，通道选择ch1,功能选择电压，测出交点位置处电压即对应上限和下限阈值。

4、完成必做实验和选做实验的电路设计和理论计算。

答：1）LM741构成单门限电压比较器：2）LM311构成单门限电压比较器： 3）迟滞电压比较器：四、实验内容1、单门限电压比较器：(I) 用LM741构成一个单门限电压比较器，基准电平为0V，要求输出高低电平为±6V，供电电压为±12V，输入频率为１KHZ的正弦波，用示波器观察输入、输出信号波形，并用坐标纸定量记录（提示：可以使用稳压管）。

28卷　第6期2011年6月微电子学与计算机MICROELECT RONICS &COM PUTE RV ol .28　N o .6June 2011收稿日期:2010-08-20;修回日期:2010-11-01基金项目:福建省自然科学基金重点项目(2007J0003);福建省自然科学基金(2009J05143);福建省新世纪优秀人才支持计划项目(XSJRC2007-26)应用于14bit SA R ADC 的高精度比较器的设计陈幼青,何明华(福州大学物理与信息工程学院,福建福州350000)摘　要:基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch 再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS )和输出失调储存(O OS )级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ 6H (0.35μm )工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV ,满足14bit SA R AD C 对比较器的性能要求.关键词:SA R ;比较器;动态失调测试电路中图分类号:T N432 文献标识码:A 文章编号:1000-7180(2011)06-0109-04Design of High -esolution Comparator Applied in 14bit SAR ADCCHEN You -qing ,H E M ing -hua(College o f Phy sics and Info rmatio n Engineering ,Fuzhou Unive rsity ,F uzhou 350000,China )A bstract :Based on preamplifie r -la tch theo ry ,a high -re so lutio n co mpa rato r w ith three pre -amplifier s and a la tch is presented .In or der to achieve hig h -resolution ,bo th IO S and OO S offset cancella tion technique is used ,w hich suc -cessf ully decreases the input offset vo ltag e .T he traditio nal dy namic o ffset test me tho d is time co nsuming ,so a new dy namic o ffse t te st bench containing a negative feedback loop is adopted ,w hich efficiently speeds up the desig n and simulatio n .T he simulatio n r esults show that comparato r can distinguish 33.2μV under hhnec CZ6H (0.35μm )process .It is suitable fo r the 14bit SA R ADC .Key words :SA R ;comparato r ;dy namic o ffse t te st bench1　引言SA R 型ADC 具有中等速度、中等精度、低功耗、低成本等综合优势[1-2],在工业测控仪器、医疗成像设备、安防安检系统等中低速数据采集和信号处理系统中具有广泛的应用,此外,还可作为ADC IP 核广泛应用于SoC 中[3].比较器是SA R ADC 的关键模块,它在很大程度上直接影响了AD 转换器的各项性能参数,如速度、精度、功耗等.对于12bit 以上的SA R 型ADC ,除了要进行数字校准之外,对比较器的结构设计、输入失调电压处理提出了更大的挑战.14bit SAR ADC 要求比较器的分辨率达到16bit 以上.为了达到16bit 的比较精度,同时满足整个ADC 200kS /s 的速度要求,比较器采用了带三级前置运算放大器和latch 再生电路的比较器结构,同时采用输入失调储存和输出失调储存级联的消失调技术.2　比较器的电路结构和输入失调电压处理传统的比较器有运放结构的开环比较器和latch 锁存再生的闭环比较器.运放结构的比较器具有有精度较高、失调电压较小等优点[4],对小信号响应速度快,但对于大信号响应速度慢,输出电压与时微电子学与计算机2011年间成负指数关系.Latch 比较器对小信号响应慢,但由于使用了正反馈,对大信号响应速度比较快,输出电压与时间成正指数关系,但它的失调电压较大,容易受噪声干扰,对于14bit 的SA R 型ADC ,比较器单独使用运放结构的比较器或者latch 锁存比较器,都无法达到要求,因此需要将两种比较器结构级联,即预放大锁存比较器结构[5-6].预放大级对输入信号逐级放大,当信号被放大到Latch 再生电路能够有效识别的幅度时,Latch 电路再通过正反馈将信号迅速放大到数字电路能够有效识别的幅度.此外,比较器输入端与latch 再生电路通过前置运放进行隔离,有效降低了latch 再生电路回程噪声的影响[7].对于高精度A DC ,比较器通常要进行消失调处理.latch 级的失调电压一般在50～100mV ,运放的失调电压大约为5～20mV .latch 级的失调电压除以预防大的增益后,等效到比较器输入端的失调电压变得很小.因此,对于此种电路结构,主要是要消除运放的失调电压的影响.常用的失调电压消除方法有两种,一种是输入失调储存(IOS ),一种是输出失调储存(OOS )[6].IOS 是将失调电压储存在输入耦合电容上,OOS 是将失调电压储存在输出耦合电容上.Latch 级的失调电压通常比较大,常常要求前面预放大级的增益足够大,但是IOS 的速度相对比较慢,而OOS 中的预放大级增益不能太大,否则电容上的电压饱和后无法反映失调电压的真实大小.鉴于此,同时考虑速度问题,采用三级前置运放,这样可以将增益分配到各个运放,每个运放的增益都不需要太大[8],同时采用输入失调存储和输出失调存储级联的办法消除输入失调电压的影响,如图1所示.图1　比较器的结构图1中,op1、o p2、op3是三个前置运算放大器,增益大小分别设为A 1,A 2和A 3;C 1和C 2是失调校准电容.失调校准时,开关组S1断开,S2、S3、S4开关组闭合,此时比较器输入共模电平,op1的差分输入是V os1,差分输出是V o1;op2的差分输入是V os2和V o2,差分输出是V o2;o p3的差分输入是V os3和V o3,差分输出是V o3,那么,V o1=V os1(-A 1)(1)(V o2+V os2)(-A 2)=V o2(2)(V o3+V os3)(-A 3)=V o3(3)正常工作时,开关组S2、S3、S4断开,S1闭合,op1的差分输入是V os1和需要比较的信号V i ,差分输出为V o1′;op2的差分输入是V os2和V i2,差分输出是V o2′;o p3的差分输入是V os3和V i3,输出是V o3′;此时第一级到第三级的增益变为A 1′,A 2′,A 3′.那么,V o1′=(V os1+V i )(-A 1′)(4)V o2′=(V os2+V i2)(-A 2′)(5)V o3′=(V os3+V i3)(-A 3′)(6)由于正常工作的时候,op2和op3的输入是高阻节点,因此C 1和C 2上的电荷保持不变,因此有,V o1-V o2=V o1′-V i2(7)V o2-V o3=V o2′-V i3(8)由以上八个式子可求得ΔV os3=V i3+V os3-V i A 1′A 2′=(A 1′-A 1)A 2′V os1+A 2′-A 21+A 2V os2+11+A 3V os3(9)对于整个比较器系统,关注的是消失调处理后第三级运放输入端的残余输入失调电压,由上式可知,由于增益变化使得第一和第二级运放的输入失调电压未消除干净.考虑latch 级的失调电压和开关注入到电容上的失调电荷(设开关注入到C 1和C 2上的失调电荷分别为ΔQ 2、ΔQ 3),将残余输入失调电压等效到第一级运放的输入端,可得ΔV os ,eq =A 1′-A 1A 1′V os1+A 2′-A 2(1+A 2)A 1′A 2′V os2+1(1+A 3)A 1′A 2′V os3+V osL A 1′A 2′A 3′+ΔQ 2A 1′C 1+ΔQ 3A 1′A 2′C 2(10)由上式可知,暂不考虑增益变化的影响,消失调处理后,比较器残余的等效输入失调电压主要受第三级运放、la tch 的失调电压和开关注入到电容上的失调电荷的影响.对于第二级运放,既有输入失调存储,又有输出失调存储.级联处理后,第二级运放的输入失调电压被消除干净,而第三级运放和latch 级的失调电压除以增益A 1′A 2′A 3′,等效到输入端失调电压变得很小.考虑DAC 输入到比较器的最后一次比较信号110　第6期陈幼青,等:应用于14bit SA R ADC 的高精度比较器的设计的幅度,若与消失调处理时加的共模电平相差比较大,第二级运放由于增益变化造成的残余失调电压除以分母的增益,值很小,可以忽略不计.但是,第一级运放由于增益变化造成的残余失调电压对于高精度比较器来说,是最致命的影响因素,要求第一级运放运放的版图设计高度对称,并且使用大尺寸管子,减小失配,或者处理DAC 的输出信号幅度,减小增益变化的影响.3　比较器的电路设计SA R ADC 的参考电压为2.5V ,对比较器精度的要求为16bit ,那么,1/2LSB ≈38μV ,latch 级的失调电压大约为50～100m V ,设latch 失调电压100mV ,并考虑余量设计,要达到相应的比较精度,将前置运放的总增益设为80dB ,因为第一运放要对小信号进行快速响应,带宽设计比较大,但增益比较小,设为20dB ,后两级都为30dB ,并考虑latch 再生时产生的回程噪声,第二、三级采用casco de 结构,由于中间隔离了两个运放,回程噪声对第一级运放的影响很小,且考虑DAC 的输出信号幅度,第一级运放就不采用cascode 结构.运放都采用了带弱正反馈的电路结构,输出端增加了过驱动恢复开关,如图2所示,其中图(a )是第一级运放结构,图(b )是第二、三级运放结构.图2　前置运算放大器的电路结构图3是latch 再生电路和输出波形整形电路.La tch 再生电路是两个反相器首尾连接的电路结构,并通过时钟控制来实现采样和再生两个工作状态.Latch 采样时,开关S3和S4断开,S1和S2闭合,预防大级输出的信号输入到latch 再生电路的输入节点上,再生锁存时,S1和S2打开,S3和S4闭合,latch 电路迅速锁存再生,然后通过钟控SR锁存器和反相器进行输出波形整形.图3　latch 再生电路和钟控S R 锁存器4　比较器的输入失调电压仿真和结果分析比较器的工作过程可分为消失调处理和正常比较两个阶段,比较器的输入失调电压包括静态失调电压,如管子的阈值电压失配造成的DC 失调,以及动态失调电压,如开关电荷注入等,因此,无法像传统的运放结构比较器那样进行DC 扫描,从而得到输入失调电压.这种动态比较器的输入失调电压通常只能通过瞬态仿真,一次又一次的尝试,看比较器能够分辨的最小信号为多少,这种逐次逼近的测试方法,在多个corner 仿真和参数扫描时,工作量非常大,仿真效率很低.为了提高仿真效率,采用带负反馈网络的动态失调测试电路.图4是测试电路原理图.差分放大器将比较器的输出信号“0”和“1”信号转为“-1”和“1”信号,从而改变积分器的积分方向,即,积分器的输出信号的斜率的正负,积分器的输出信号加到比较器的负端,差分放大器和积分器构成了负反馈网络,通过负反馈使整个测试系统最终达到平衡状态.这样,只要仿真一次就可以获得比较器的输入失调电压.平衡时,积分器的输出信号必然穿越让比较器输出发生翻转的实际阈值电压,此时,积分器输出信号与比较器的正端输入信号的差值的平均值,就是比较器的等效输入失调电压.比较器的失调电压是由于电路元件的失配造成的,这种失配通常是随机的,在流片前,无法测出真正的失调电压,因此,动态失调电压测试前,可以先用M onte carlo 方法将运放的DC 失调电压范围测出来,然后系统失调仿真时,通过人为加等效的直流电压源模拟前置运放和latch 的失调电压.图5是比较器在M OS 工艺的co rner 为ss ,电容为tt mip ,直流电压源变化10%,即5.5V ,温度为-40℃情况下的的比较器输入失调电压仿真结果,该情况是多个corner 仿真、电源电压和温度参数扫描最坏的一111微电子学与计算机2011年种情况,由图示可知,该情况下比较器消失调处理后残余的等效输入失调电压为33.2μV ,满足精度要求.图4　钟控比较器动态失调测试电路图5　比较器输入失调电压仿真结果5　结束语通过采用三级前置运算放大器和latch 再生电路的比较器结构以及输入失调储存和输出失调储存级联的消失调技术,实现了高精度要求.带负反馈网络的动态失调电压测试电路有效提高了设计和仿真效率.仿真表明,比较器能够分辨的最小信号为33.2μV ,满足14bit SAR ADC 对比较器的精度要求,但是比较器的速度只有30M H z ,可以进一步优化设计,实现高速高精度,扩大比较器的应用范围.参考文献:[1]裴晓敏.8通道10b 的R -C 混合式SA R A DC 的设计[J ].现代电子技术,2008(9):83-85.[2]陈娟娟,钟德刚,徐静平.用于便携式设备的12位低功耗SA R A /D 转换器[J ].微电子学,2008,38(3):401.[3]Lo ng Sha nli ,W u Jianhui ,Xia Xiao juan ,et al .A 1.8-V 3.1mW succe ssiv e approx imation A DC in system -on -chip [J ].A nalog Integ ra ted Circuits a nd Sig nal P ro -cessing ,2008,56(3):205-2011.[4]冯楚华,陶建中,于宗光.一种用于数字功放的低功耗宽输入电压比较器[J ].微电子学与计算机,2008(11):109-112.[5]殷湛,郭立,杨吉庆.一种用于流水线A DC 的高速电压比较器[J ].微电子学与计算机,2006(2):182-184.[6]孙彤,李冬梅.一种0.2-mV 20-M H z 600-μW 比较器[J ].微电子学,2007,37(2):270-272.[7]李亮,臧佳锋,徐振,等.高速低功耗钟控比较器的设计[J ].半导体技术,2008,33(1):11-13.[8]林武平,郭良权,于宗光.新型高速低功耗动态比较器[J ].半导体技术,2008,33(12):1119-1120.作者简介:陈幼青　女,(1983-),硕士研究生.研究方向为模拟集成电路设计.何明华　男,(1971-),博士,教授.研究方向为嵌入式系统与系统级芯片设计.(上接第108页)[7]鲁云平,宋军,姚雪梅.基于免疫原理的网络入侵检测算法改进[J ].计算机科学,2008,35(9):116-119.[8]蔡涛,鞠时光,仲巍,等.面向存储安全系统的新型人工免疫算法[J ].计算机科学.2008,35(8):60-63.[9]陈云芳,王汝传.基于免疫算法的分类器设计[J ].计算机科学,2008,35(12):133-135.[10]陈君波,叶庆卫,周宇,等.一种新的混合变异粒子群算法[J ].计算机工程与应用,2007,43(7):59-60.作者简介:许小润　女,(1982-),硕士.研究方向为数字图像处理、模式识别.吴贵芳　男,(1978-),博士,副教授.研究方向为数字图像处理、模式识别.张庆华　男,(1964-),硕士,高级工程师.研究方向为机器视觉.112。

摘要模数转换器（ADC）作为现代通信系统中的关键电路，其性能直接决定了通信系统的整体性能。

在需要中等精度高速ADC的应用场合，如无线网802.11ac通信协议等，流水线逐次逼近型模数转换器（Pipeline-SAR ADC）以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特性被广泛使用。

针对现代高速通信系统的应用场合，论文设计了一款10bit 500MS/s的Pipeline-SAR ADC，其系统架构为两级结构，两级SAR ADC都实现6bit的数据量化，级间放大器提供4倍增益，设置2bit 级间冗余。

在第一级SAR ADC中，提出了一种基于自关断比较器的非环路（Loop-unrolled）结构，在每位比较完成后，通过自关断信号将当前位比较器关断，在不影响比较器锁存级保持数据的前提下，极大减小了Loop-unrolled结构的功耗；同时，针对Loop-unrolled结构多个比较器之间的失调失配，采用了一种基于参考比较器的后台失调校准方法，参考比较器的引入使得该校准方法可以在不增加额外校准时间的前提下完成后台校准，保证了系统的高速特性。

级间放大器采用了一种增益稳定的动态放大器，通过将动态放大器的增益构造为同种参数比例乘积的形式，实现增益稳定，并对其工作时序进行了优化，避免了额外时钟相的引入。

第二级SAR ADC采用了两路交替比较器结构，同时对两个比较器采用了前台失调校准，以避免引入额外的校准时间。

由于级间放大器仅提供4倍增益，第二级的量化范围较小，本文在第二级电容阵列的设计上使用了非二进制冗余，以减小DAC建立误差造成的影响。

本文还设计了数字码整合电路、全局时钟产生电路，以保证整个Pipeline-SAR ADC设计的完整性。

本文基于TSMC 40nm CMOS工艺设计了具体的电路与版图。

后仿真结果表明，在1.1V电源电压下，采样率为500MS/s时，输入近奈奎斯特频率的信号，在tt工艺角下，有效位数（ENOB）达到9.2位，无杂散动态范围（SFDR）达到64.5dB，功耗为7.52mW，FoM值为25.76fJ/conv.step，达到设计指标要求。

（完整版）⾼速⽐较器的分析与设计摘要⽐较器是模数(AD)转换器的重要组成部分，也是电⼦系统中应⽤较为⼴泛的电路之⼀。

⽐较器的性能，尤其是速度、功耗、噪声、失调，对整个模数转换器的速度、精度和功耗都有着⾄关重要的影响。

⽐较器的设计以开环⾼增益放⼤器的设计为基础。

这类⽐较器属于⾮线性的模拟电路，其输⼊和输出之间不存在线性关系。

⽐较器的系统级应⽤包括便携式和电池驱动的系统、扫描仪、机顶盒和⾼速差分线接收器。

基于预放⼤再⽣锁存理论，本⽂设计的⽐较器采⽤了预放⼤级结构和动态latch锁存器结构，在传统⾼速⽐较器电路结构的基础上应⽤开关运算放⼤器技术，提⾼了分辨率，降低了传输延时。

该⽐较器包括全差分结构的前置放⼤电路，反相器⾸尾连接成的双稳态结构为核⼼的动态再⽣锁存电路和由两个交叉NMOS晶体管和简单的PMOS共源放⼤输⼊组成的输出锁存电路。

当时钟信号为低电平时，输⼊信号和参考信号之差被前置放⼤电路放⼤，前置放⼤电路在获得⼤的带宽的同时达到较⾼的增益，有效的提⾼了⽐较器的速度，降低了⽐较器的输⼊失调电压，⽐较器输出相对应的逻辑电平，当时钟信号为⾼电平时，⽐较器输出被锁存到⾼电平。

关键词：⾼速⽐较器；CMOS；失调电压AbstractComparator is one of the most important units in ADCs and widely used in electronic systems.The performances of comparators,such as speed, power consumption,noise, and offset,strongly influence the speed,precision and power consumption of ADCs. Voltage detectors,voltage level transformer,voltage-frequency transformer,samplingtrack and preamplifier-latch theory,this design of the comparator useing pre-amplifier stage with the structure and dynamic latch structure,on the basis of the traditional structure of switching operational amplifier technology,improve the resolution and reduce the transmission delay.the comparator includes a preamplifier circuit of fully differential structure,a regenerative latch whose key components are inverters connected end to end,and a simple output stage which is made up of two cross-coupled NMOS transistor and the PMOS common source amplifier.When clock is low,the difference between input signal and reference signal amplified by preamplifier circuit,Preamplifier circuit get a big bandwidth to achieve inthe same time,improve the speed of the comparator effectively,Reduces the input offset voltage of the comparator,comparator output corresponding to logic level.When the clock signal is )推出ADCMP 60x系列满电源摆幅的⽐较器，适合于⾼速，低功耗，R-R摆幅和⾼精密度应⽤。