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一、cadence多通道布局布线（使用模块复用的方式实现）步骤与关键点：1、模块生成module生成1、在orcad中画好模块的原理图，设定好封装，做好drc，做好元件编号。
2、检查元件属性是否设为current properties,其它设定可能出错。
2、在annotate-->allegro reuse中，选中generate reuse module,renumber design forusing modules,选中unconditional,其它不选。
3、生成netlist.4、将netlist导入到allegro，布线，布局，若无rename等需要与orcad交互的动作，选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd。
DSN NAME为你定义的orcad中的dsn文件名，ROOT SCHEMATIC NAME是这个文件中的页名字。
这里若定义不对，在reuse时找不到mdd文件。
之后跳到第6步。
5、在allegro中export logic，然后在orcad中back annotate，并再次drc。
这一步很关键。
？？（实际操作时该步骤未使用）6、模块制作完成。
使用生成的模块1、在新的orcad设计中，选place-->herarhicalblock,reference中填入BLK?(注意，这里使用BLK是为了与原理图中的U？R？C？区别，保证BLK这个名字专用于moduel，不然在做完allegro后，rename 时，导回到orcad中出问题。
) 在implementation type中选schematic view，在implementtation name中填入先前模块的页名称，在path and file name中选择相应的dsn文件，之后在你的原理图中出现一个block.（实质就是层次原理图的放置方法，只不过需要在原理图中新增层模块框，以免PCB中放入新的模块时无电路与之对应，则线条line会报错）2、继续其它设计，之后在annotate-->packageing中，选中reset part name to "?",同时选中update occurrences,执行一下，将所有的元件（包括module的name改为?）,在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。
CADENCE16.3学习心得CADENCE16.3 学习心得1原理图1.1图纸模版的设定1.1.1标题栏的新建1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中，打开编辑2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO，将做好的库保存在指定无中文字符的路径下。
要使用这个标题栏模版时，在如下图所示的Library Name栏指定库路径和库名，在Title Block 栏中选择新建的标题名称1.1.2图纸大小的设定在Page Size栏中设定图纸的默认大小，一般默认设置A3纸张大小。
以上设置好后便可以新建工程文件，需要注意的是图纸模版的设定对当前的项目是无效的，只对新建的项目有效1.2原理图页面建立对于有一定规模的设计一般采用多页设计的原则，按照功能模块进行分页设计，在原理图根目录下放置，系统框图（System:System Block Diagram），原理图修改记录页（Memo:Hardware Modify Record）,多页层次连接关系（System:System Symbol）、电源（POWER），其余原理图按照功能模块建立对应的文件夹，如时钟电路放在CLOCK文件夹下，多层原理图设计文件夹和文件需增加编号确定页面显示顺序，如下图所示：1.3元件添加和放置点选PLACE PART后，首先在Libraries栏中选择对应元件的库，然后在Part List栏中选择对应的元件，添加到原理图页面中。
1.4连线和端口的添加点选PLACE WIRE添加普通走线，点选PLACE BUS增加总线走线，总线标注应注意单线标注为BD0到BD7，总线标注为BD[15:0]时，总线网络标号不能标注为BD[7:0]，否则会由于总线宽度不匹配出现DRC错误。
对于没有连接的引脚应该Place No Connect 。
candence学习笔记主要学习以下内容：（1）利用OrCAD Capture CIS 进行原理图设计（2）利用Cadence PCB Editor 进行PCB布局布线（3）光绘文件（Artwork）制作，如何生成Gerber文件。
1. 工具介绍PCB Edtor 绘制PCB的工具PCB Librarian 制作PCB原件库的工具PCB Router自动布线的工具PCB SI 和SigXplorar 电路板信号完整性仿真的工具2 . OrCAD Capture CIS启动改工具后，会打开如下界面，通常选择OrCAD Capture CISOrCAD Capture CIS 与OrCAD Capture相比的优势是，在画原理图时对原理图中所有元件的管理会很方便。
3.DSN文件，是建立工程的数据库文件，包含了工程的所有数据。
Design Cache，每在原理图中放置一个元件，就会在该文件下将该元件保存下来，当下次再放置同一个文件时，就可以很方便的从这里来选取相关元件。
Library，包含元理图用到的库4. OrCAD Capture 的菜单是上下文相关的，对不同的窗口操作，菜单是不同的。
5. 原理图文件的创建(1) 选原理图文件夹，Design---->New Schematic Page----->.........(2) 选原理图文件夹，右键单击------>New Page--------->...........6. 原理图文件的删除(1) 选中要删除的原理图文件，Design---->Delete----->.........(2) 选中要删除的原理图文件，按Delete键7. 原理图文件的重命名(1) 选中要得命名的原理图文件，Design---->Rename----->.........(2) 选中要得命名的原理图文件，右键单击------>Rename--------->...........8. 原理图文件的放大和缩小(1) i：放大o：缩小都是以鼠标所在位置为中心(2) 通过菜单操作(3) Ctrl + 鼠标滚轮选中某元件后，就会以该元件为中心来进行放大或者缩小1. 打开Orcad capture CIS 后，在创建原理图前，需要做一些设置：（1）Options------>Design T emplate2.修改原理图的背景色：Options---->Preferences------>Background3.对单个原理图页面设置Options-------Schematic Page Properties4.元件库的建立在OrCAD Capture CIS中，选择File------New-----Library 。
一、背景介绍CADENCE16.6是一款专业的电子设计自动化软件，广泛应用于集成电路设计和电子系统设计领域。
本文将总结我在自学CADENCE16.6过程中的体会和心得。
二、学习经历1. 学习动机在电子设计领域，CADENCE16.6是一个非常重要的工具，具备强大的功能和广泛的应用范围。
我希望通过自学掌握这一工具，提升自己在电子设计领域的技能和竞争力。
2. 学习方法我通过阅读冠方文档、观看视瓶教程、参加上线培训等方式进行学习。
在学习过程中，我注重理论与实践相结合，不断尝试实际项目并总结经验。
三、学习收获1. 理论知识通过学习，我掌握了CADENCE16.6的基本概念、原理和操作方法，包括电路仿真、布局与布线、模拟与数字信号处理等方面的知识。
2. 实际应用我在实际项目中应用CADENCE16.6进行电路设计与仿真，包括模拟电路和数字电路方面的设计。
通过实践，我深化了对软件的理解，并且提升了自己的实际操作能力。
3. 问题与解决在学习过程中，我遇到了一些难题和技术挑战，如仿真结果不符合预期、布局与布线不理想等。
通过查阅资料、询问专业人士等方式，我逐一解决了这些问题，并积累了丰富的经验。
四、自学心得1. 坚持不懈学习CADENCE16.6需要付出大量的时间和精力，需要耐心和恒心。
我坚持每天花一定的时间进行学习和实践，不断积累经验和提升能力。
2. 多角度学习CADENCE16.6涉及的知识面广泛，需要从不同的角度进行学习和理解。
我通过阅读冠方文档、参加培训、观看案例分析等方式进行多角度学习，从而加深对软件的理解。
3. 实践为主在学习过程中，理论与实践相辅相成。
我注重将所学知识应用于实际项目中，通过实践来加深理解、巩固知识和提升技能。
4. 不断总结在实践中，我不断总结经验和教训，形成自己的经验积累和技术规范。
这些总结能够帮助我更好地应对各种问题和挑战。
五、展望CADENCE16.6作为一个复杂而强大的电子设计工具，我深知自己的掌握还只是皮毛。
1、原件库部分1、新建原件库可以打开原件编辑器后CP2、新建原件库：file-new-libaray;3、编辑原件管脚（原件管脚编号可见）：在原件编辑器界面选中原件后option-part properties4、修改原件名：option-packge-properties5、新建多罗辑器件点击原件后右击新建原件5.1多罗辑切换到下个罗辑用快捷键ctrl+N;ctor+b;返回修改。
5.2 Drill diameter 比Regular pad小0.5mm。
新建焊盘通孔焊盘Mm设置精度4个小数点。
Padmeters layers 设置标贴Soldermask比其他层次大5MIL（阻焊层比焊盘大5MIL）。
焊盘命名方式（SMD/DIP）+(焊盘形状缩写)+（孔径大小）。
Anti pad 比regular pad 大0.254（10MIL）。
3、新建元器件封装3.1设置图纸大小3.2设置删格大小3.3添加pin脚3.4添加丝印外框Add/LINE/silkscreen-top3.5添加装配层丝印外框Add/line/packge Geometry/assembly_Top3.6添加place_Bound_TOPShape/选择形状/package Geometry/place_Bound_Top/框选器件（防止原件重叠）3.7添加原件高度Setup/areas/packge height/点中原件3.8添加丝印位号添silkreen _top位号：layout/Lables/refdes添ASsmbly_top位号：layout/Lables/refdes新建PCBFile -new -Board1、导入DXFFile-import-DXF (一般设置DXF Units设置单位为MM)设置为mm导入后设置编辑页面大小2、同一大类子类的切换Edit -change后面选择需要切换到的子类（首先界面是要被切换的界面）。
第1章 高速电路基础要点1、 高速电路的定义：数字逻辑电路的频率达到或超过50MHZ ，而且工作在这个频率之上的电路占整个系统的1/3以上，就可以称为高速电路。
2、 高速信号实质：信号传输时间大于数字信号驱动端上升时间的1/2，则可以认为是高速信号并产生传输线效应，实质是，：传输时间小于上身时间的一半时，那么在本次信号状态改变前，接收端的反射信号就已经到达驱动端，不会引起逻辑错误，反之，大于一半时，接收端的反射信号就可能会与下一次驱动端的输出信号进行叠加，若反射信号很强，就可能会影响下一次输出的正常逻辑。
3、 高信号的确定：Tr 表示信号上升时间，Tpd 表示传输延迟，若Tr>4Tpd,信号在安全区域，若2 Tpd<T r≤4 Tpd,信号在不确定区域，若Tr ≤2 Tpd ，信号落在问题区域，设计需保证信号落在安全区域。
4、 传输线：传输线上由两个具有一定长度的导体组成的回路的连接线，有时也称延迟线，传输线上每一点都有不同的电势。
（可以理解为机械波的振动，或电场吸纳促使电子移动导致电位变化模型，需要时间，故不同点电位不一致，不深按纠）5、 传输线的确定：信号传输路径长度大于信号波长的1%，或接收端元器件是边缘敏感，或系统没有过冲和下冲容限，此时虚认为传输路径是传输线。
（实质：边沿时间、波形变化时间、传输时间三者很接近时就必须考虑为传输线）零碎常识：(1)、PCB 上走线等效电阻阻值约为0.25～0.55Ω(2)、空气电信号传播速度85ps/in ，空气介电常数约为1，真空为1.(2)、FR4内层布线180ps/in ，介电常数为4.5；外层：140～180,2.8～4.56、反射系数：Z L 是当次传播负载端等效阻抗，Z O 当次传播输出端等效阻抗。
ρL =OL O L Z Z Z Z + ７、反射电压：反射系数乘ρL 以输入电压Vi 。
即Vf=ρL *Vi注：上表达式是乘以输入电压，即得反射电压，不在需要与1或原始量进行加减运算。
实验主题：cadence实验报告pmos总结实验内容：1. 实验目的：本次实验旨在通过使用Cadence软件对PMOS进行仿真，掌握PMOS的基本原理和特性。
2. 实验原理：PMOS(Positive Metal-Oxide-Semiconductor)是一种场效应晶体管，其工作原理是通过不同电压控制栅极与漏极的电流流动。
当栅极电压高于漏极电压时，PMOS导通；当栅极电压低于漏极电压时，PMOS截止。
3. 实验步骤：3.1 确定PMOS的工作电压：设置不同的栅极电压和漏极电压，观察PMOS的导通和截止情况。
3.2 测量PMOS的电流和电压：记录不同条件下PMOS的电流和电压数值，分析PMOS的工作特性。
4. 实验结果：4.1 PMOS工作电压范围：经过实验测量和仿真分析，确定PMOS 的工作范围为-5V到0V。
4.2 PMOS的电流和电压关系：根据实验数据和曲线图，得出PMOS的电流与电压呈负相关关系，符合PMOS的基本特性。
5. 实验结论：通过本次实验，进一步了解了PMOS的工作原理和特性，并掌握了使用Cadence软件对PMOS进行仿真的方法。
总结：本次实验对于理解PMOS的工作原理和特性具有重要意义，通过实验数据和分析，可以更加深入地理解PMOS的工作机制，为日后的电路设计和工程实践提供重要参考。
由于PMOS具有重要的工程应用价值，因此我们将继续分析PMOS的性能，并深入探讨其在集成电路设计中的实际应用。
6. PMOS的性能分析：6.1 PMOS的漏电流特性：在实际应用中，PMOS的漏电流是一个重要的参数。
漏电流的大小直接影响着电路的功耗和稳定性。
通过进一步的仿真和实验，我们可以测量不同工作条件下的PMOS漏电流，并分析其与温度、电压等因素的关系。
这有助于优化电路设计，降低功耗并提高系统稳定性。
6.2 PMOS的开关特性：除了传统的工作特性外，我们还可以进一步研究PMOS的开关特性。
通过设置不同的控制信号和输入信号，观察PMOS的开关响应时间、延迟特性等，并分析其对集成电路的影响。
Cadence常见问题总结Cadence常见问题总结一、封装库路径设置Setup →user preferences Editor →Paths →library →Padpath/psmpath设置到库所在位置二、创建焊盘放置pad时报错：cannot be placed outside the drawing extents原因：操作窗口过小，设置大一些Setup →Design Parameters →Design/extents 将变量设大一些三、原理图和Pcb Layout交互运用设置（按模块摆件）在原理图界面，选中.dsn →Options →Preferences/Miscellaneous勾选Enable Intertool Communication（Orcad和Pcb editor 联系的纽带）选中要摆放的模块，拖到layout界面（在layout界面保持Place Manual功能）五，PCB 设计过程中实时查看layout进度Display →Status六、将两个相同属性的shape合在一起Shape →Merge shape →分别点击两个shape七、Via设置成空心的Setup →Design Parameters →Display/勾选Display plated holes八、实时显示走线的长度Setup →user Preferences →Route/Connect/勾选allegro etch length on九、更新部品封装的pad信息打开layout界面，T ools →Padstack →Modify Design Padstack，右侧options 选择要更改的pad →Edit，修改完之后→File →Updateto Design and Exit十、铺铜的两种方式1、shape →polygon, 右侧options里class选etch，sub-class 选择要铺铜的layer，单击鼠标右键→assign net →点击器件的pin →开始画形状2、先画shape，然后选择shape →select shape or void点击sh ape →鼠标右键assign net →点击器件的pin十一、在allegro里把PCB板整个旋转90度选中Move命令，在Options/Point选择User Pick，在Find里全部勾选，右击选中Temp Group，框选整个板子，右击选中Complete，击一点作为User Pick ，然后Rotate十二、对整个原理图重新编号选中.dsn文件→Tools →Annotate →勾选update entire design、Reset part reference to ？(将部品位号全部恢复到？)选中.dsn文件→T ools →Annotate →勾选Refdes control required在右侧相应位置输入起始位号，则可以按page编号十三、allegro 如何设置route keepin,package keepin1、setup →area →route keepin,package keepin →画框2、edit →z-copy →options →package keepin/route keepin →Contract/offset 0.3->点击outline (outline必须是一个封闭的图形)十四、Z-copy失灵首先检查被操作的对象是不是一个封闭的的图形，如果不是，那么就需要把若干segments合成一个整体，shape →compose shape，右侧active class →Board Geometry/outline,框选图中segments，生成shape之后，进行Z-copy，再删掉shape十五、在地平面上加via选择要添加的via →copy，右侧options可以设置via间距和数量十六、快速切换layer设置打开layout界面，Display →Color/Visbility，打开想要显示的内容，View →Color View Save →设置路径，勾选complete →save，将生成文件放到工程allegro目录下即可应用十七、刚安装完软件，手势需要同时按Ctrl+鼠标右键Setup →user preferences Editor →Ui/input →勾选no_dragup →ok经过该设置，画手势只用右键就行十八、设置快捷键Cadence/SPB_16.6/share/pcb/text/env打开env文件（以写字板方式打开）然后进行编辑十九、在原理图赋予器件封装信息双击原理图上元件，弹出对话框，在footprint处输入对应的封装信息，选中Footprint右击Display →勾选value only →apply二十、生成netlist选中.dsn →T ools →create netlist（net名字过长时，系统会自动Rename）如果生成过程中报错，则检查部品封装信息或者device有没有问题。
Cadence学习小结作者：詹书庭一、 cadence和AD的区别1、cadence适合做高端设计，AD（Altium Designer）适合做低端设计，比如51、ARM这些简单的电路板用AD是非常方便的。
2、AD操作简单，上手比cadence更快；cadence功能更强，元件带的属性更多，更适合于复杂设计，其仿真功能也是非常强大的3、做些简单的设计还是推荐大家使用AD，因为AD的PCB库比较齐全，而cadence的封装库大多要自己画，而对于新手来说这个是比较费时和费力的。
还有就是外面的PCB厂商支持AD，也就是不需要自己做光绘文件，而cadence是必须要自己出光绘文件。
二、 cadence15.7和16.5版本的异同1、快捷键不尽相同，不管是在原理图还是在PCB里都有一些快捷键是不一样的，好像在Pspice里是一样的。
2、16.5的仿真（pspice）更强大，自带的例子更多，而15.7几乎没有自己的例子。
这对设计也省事很多。
原理图方面也有些改进，尤其是右键框选可以放大，在个很方便的，在15.7中是没有这个功能的。
PCB方面，已经全部改用allegro设计方式，而15.7的Layout plus可以用于导入AD（protel）PCB文件的导入，而在16.5里面没有这一向，所以16.5的AD向cadence的PCB导入就比较麻烦了。
3、在焊盘设计界面也有所不同，这不是最主要的，我认为最大的改变应该还是在规则方面，16.5全部采用约束管理器，而15.7有一些简便的设置选项，对初学者可能更实用，而16.5则显得更专业，我想这也是软件发展趋势所致。
三、 原理图（1）、新建工程、原理图纸 颜色、格点、放（2）、环境设置：2.1：OptionsPreference大比例、选择方式、文本编辑、版图仿真、杂项设置等 设计模板设置2.2： Options Design Template 自动保存选项设置2.3：Options Autobackup 设置当前工2.4：Options Schematic Page Properties程的纸张尺寸。
摘要：本文写了写我自己的ORCAD使用心得。
文中每一条每*一段都记录了这一段时间以来焚膏继晷、暑寒相接、痛苦并快乐的探索历程。
今天用了一整天时间把此草稿写完，也算是对自*己有个交待，且对后来人有所启示。
不幸的是，这些天茶余饭*后总为发表有ISBN标记的论文而发愁，没有太多心思弄别的．*就写这么多吧。
学术腐败，郁闷!! 中国人的悲哀，诺贝尔的遗憾。
*当前版本：１．０．０*作者：秦宇飞*完成日期：２００５年10月28日ORCAD使用心得我自2005年8月25号起，到2005年10月22日止，用CAPTURE和ALLEGR画板，增删数次，校审N回，终成两块电路板。
郁闷与欢喜之余，深感ORCAD功能强大，熟练使用真是享受呀。
现将我的使用心得写出来，供大家参考。
因网上已有许多介绍CAPTURE和ALLEGR操作的文章，这里就不详述具体的操作步骤。
零、ORCAD的安装注意事项ORCAD的安装涉及CADENCE LICENSE MANAGER安装的问题。
选择ALLEGRO程序里的CADENCE LICENSE MANAGER，如果选择CAPTURE里的CADENCE LICENSE MANAGER，会提示IKERNEL错误，这样CADENCE LICENSE MANAGER总也装不上去，程序也无法使用。
我也弄不明白为什么CAPTURE和ALLEGRO里同样的CADENCE LICENSE MANAGER安装程序会有不同的结果。
至于其它步骤请看程序中的破解文档吧。
一、CAPTURE1、 CAPTURE版本选择CAPTURE建议使用10.0以上版本。
因为9.0的撤消只有一次，用得很郁闷。
此外CAPTURE10.0以上版本对ALLEGRO的支持更好。
CAPTURE10.0以上版本增加了从网上原理图库中找元件封装的功能。
虽然元件不是很多，但是比自己画方便了很多。
我是在画完原理图之后才发现这个功能的，“超级郁闷”(童同学语)。
Cadence总结一、Capture设计过程二、新建Project(create a design project)Capture的Project是用来管理相关文件及属性的。
新建Project的同时，Capture会自动创建相关的文件，如DSN、OPJ文件等，根据创建的Project类型的不同，生成的文件也不尽相同。
根据不同后续处理的要求，新建Project时必须选择相应的类型。
Capture支持四种不同的Project类型。
1、创建工程首先启动OrCAD CaptureCIS选design entry CIS，如图然后启动后弹出对话框，对话窗中有很多程序组件，不要选OrCAD Capture，这个组件和OrCAD Capture CIS相比少了很多东西，对元件的管理不方便。
选OrCAD Capture CIS，如图：打开程序界面，这时界面中是空的，只有左下角有一个session log最小化窗口。
现在我们可以开始建立工程project。
选主菜单file->new->project，弹出project wizard对话框，如图：在这里选择要建立的工程的类型。
因为我们要用它进行原理图设计，所以选schematic 选项。
在name对话框中为你的工程起一个名字，最好由清一色的小写字母及数字组成，别加其他符号，如myproject。
下面location对话框是你的工程放置在那个文件夹，可以用右边的browse按钮选择位置或在某个位置建立新的文件夹，在程序主界面走侧的工程管理框中会出现和工程同名的数据库文件。
Myproject.dsn是数据库文件，下面包括SCHEMA TIC1和design cache两个文件夹。
SCHEMATIC1文件夹中存放原理图的各个页面。
当原理图界面上放置元件后，design cache文件夹下会出现该元件的名字路径等信息，这时数据库中的元件缓存，该功能使设计非常方便，2、工程管理器介绍界面左侧是工程管理器，用于管理设计中用到的所有资源。
包含两个标签File和Hierarchy。
File标签中文件按文件夹方式组织起来，显示设计中用到的所有文件。
一个工程只有一个设计.dsn，其实是一个数据库，其中可包含原理图文件夹，多个原理图页面，元件缓存，设计中用到的元件库，输出文件等。
Hierarchy标签包含设计中的实体及元件的层级关系。
工程管理器中的操作：a复制移动文件b添加文件c添加文件3、参数设置工程建立之后，默认情况下已经在SCHEMATIC1文件夹中建立了一个新页面page1。
该页面的各种参数如颜色，字体，title，网格形式等都是默认设置。
如果想使用自己习惯的设置，方便的方法是在design template和preference中设置好，然后新页面都会按设置好的参数建立。
设置方法：主菜单->option->preference，点击后弹出设置参数面板如图上图中可以设置颜色、字体、网格显示方式、缩放和滚动方式等等很多选项在主菜单->option->design template中可以设置题头、字体大小、页面尺寸、网格尺寸显示打印方式等4、浏览工程中的各个元素当原理图画完后，需要对原理图进行查错编辑。
这时就要用到browse命令，浏览整个工程中的元素。
方法：a. 选中.dsn文件或原理图文件夹b. 选中菜单->browse这里可选浏览parts、nets等右侧的下拉小列表中的各个选项。
浏览parts选择parts，弹出浏览属性对话框，选择默认即可。
OK，打开工程中用到的所有元件列表窗口。
在该窗口中，双击某一个元件的reference，则可以打开原理图相应页面，同时该元件高亮显示。
这样可以方便的定位某一元件。
浏览nets在该窗口中，双击某一个nets，则可以打开原理图相应页面，同时该网络的连线高亮显示。
这样可以方便的定位某一网络。
这个操作对于查看电源网络是否没有赋值很方便。
通常在画原理图时，需要自己生成所要用到器件的元件图形。
这时可以建立一个自己的元件库，不断向其中添加，积累起来，就可以形成自己常用器件的元件库了，以后用起来会很方便。
5、创建元件库的方法：激活工程管理器，file -> new – >library，元件库被自动加入到工程中接下来就可以在刚才新建的库文件中建立元件了。
右键->new part，在对话框中添加元件名称，索引标示，封装名称，如果还没有它的封装库，可以暂时空着，以后可以改的。
如下图图中multi-part package部分是选择元件分几部分建立比如TPS61040有5个引脚我们可以一个一个的添加，好处是每次添加都能设定好管脚的属性。
也可以一次添加5个，然后再去一个一个修改属性。
这里一次添加完所有管脚。
点ok按钮，此时5个管脚就粘在鼠标上了，找到合适位置放下，然后选择一半的管脚直接拖到实体框的右边。
接下来修改管脚属性，双击某一个管脚，弹出属性对话框，在这里可以设置名称、编号、线形、类型等，按芯片手册上的设好即可。
所有管脚属性全部设定完成后如图。
存盘保存。
这样就建好了一个元件。
三、开始绘制电路图新建project后，进入Schematic窗口，则在窗口右边会出现下图的工具栏：原理图绘制后续处理，原理图绘制好之后，接下来就是对电路图进行DRC检测，生成网表及材料清单。
下面，我们将逐一讨论。
对原理图进行后续处理，在Capture中必须切换到专案管理窗口下，并且选中*.DSN文件。
1、加入元件库，放置元件普通元件放置方法：a：打开建好的工程文件，打开原理图页面。
b：选place菜单，选part。
或按快捷键P，弹出放置元件对话框。
c：点右上角add library按钮。
弹出浏览对话框，找到要加入的元件库，添加。
工程中加入了刚才加入的库PART部分，可以键入要防止的元件名称，软件自动找到该元件，并在右下角图形窗口中显示图形。
要想删除某个库，选中该库，点remove Library即可删除。
d：找到要放置的元件，点OK，元件就会附着在鼠标光标上，放到合适的位置即可电源和地的放置方法：选择原理图中右侧快捷按钮中的place power和place gnd按钮即可，选择要放置的电源或地图形。
2、修改元件属性元件索引编号及Value的修改双击索引编号或value，弹出修改对话框，直接修改即可。
放置文本。
菜单place->text，或右侧菜单中的快捷按钮abc，弹出文本编辑框：在编辑框内输入文字，换行方法为CTRL+enter键。
Color：选择文本颜色Font：选择字型，字体大小等。
a：文本移动鼠标点击选中，直接拖动b：文本旋转选中，快捷键Rc：放置图形右侧快捷按钮，如图，可选矩形、椭圆形、圆弧等3、建立电气互连同一个页面内建立互连有两种方法：第一种方法：使用wire建立互连。
a：放置wire快捷键或者菜单操作或者快捷键W。
鼠标左键选择起点，放开左键，拖动鼠标，直接画线。
如果终点是某个器件的引脚，单击即可连接。
如果终点悬空，双击鼠标结束。
画线过程中，一次转向默认是90度转角。
若想走任意角度的连线，按住shift键。
b：wire的连接方式：如果两个wire呈T型，则软件默认是自动加入链接点，两条线电气上存在链接关系的。
两条线构成十字形，默认没有电气连接。
c：十字交叉线放置和取消链接点方法菜单place->junction，或右侧快捷按钮直接放在交叉点，如果原来有连接点，该操作取消链接，如果原来没有链接点，该操作放置连接点。
删除连接点还有另一种方法，按住S 键，鼠标左键选中junction点，按delete键删除。
第二种方法：使用net alias具有同样net alias的线在电气上是互连的，这只适用于同一个页面内的情况。
放置net alias方法：菜单place->net alias、快捷键N 、右侧快捷按钮面板中的快捷按钮。
a：对于没有任何电气连接的引脚，放置无连接标记，放置后如图所示，表示该引脚悬空。
b：pin与pin之间直接连在一起，则电气上存在连接关系，电源和地符号与引脚直接相连，也形成电气上的连接关系。
但是尽量避免这样做，因为这样，back annotation时会出问题。
c：不同页面间建立互联的方法：使用offpage connector，选中右侧快捷按钮中place offpage connector按钮，选择合适的offpage connector图标，OK，offpage connector会悬挂在鼠标上，单击页面，放置。
双击名称部分,出属性对话框，在value中填入网络名称。
然后拖动offpage connector 图标到建立连接的位置。
同样在另一个页面，该网络的另一端也放好同名的offpage connector 即可，这样就在两个原理图页面建立了电气连接。
4、放置总线a：放置一般的总线1) 菜单place->bus或者右侧快捷按钮2) 原理图内鼠标左键选择总线起点3) 移动鼠标画线4) 如需要转向，鼠标左键单击页面可转向，默认90度转角。
5) 双击左键结束总线b：放置非90度转角总线1) 菜单place bus2) 按住shift，左键单击选择起点3) 拖动鼠标即可画出任意角度总线4) 单击左键转方向5) 双击左键结束总线c：总线命名命名规则：BUSNAME[0..31]或BUSNAME[0：31]或BUSNAME[0-31]三种形式。
注意BUSNAME和‘[’之间不能有空格，BUSNAME不能以数字结束，不能用BUSNAME00 BUSNAME02这样的名字.5、在原理图中搜索有时需要在原理图中搜索某一个特定的元素，可能是元件，可能是网络，可能是一个DRC标记。
这时要用到find命令。
选中.dsn文件，Edit->find：6、元件的替换与更新有时要对原理图中某一个元件批量替换，或者给同一种元件统一添加属性值，这就要用到replace cache和update cache命令。
批量替换replace cache打开cache，选中要替换的元件，如图所示：弹出替换对话框Browse选择元件库，new part name栏选择新的元件，该元件用来替换原来的元件。
Action 中选择是否保留原来的属性，如果选择，那么原来的元件编号等信息保留，如果选择replace schematic properties，原来的属性全部丢失，使用元件库中的默认属性替换。
OK，执行替换。
批量更新update cachea：打开cacheb：选择要更新的元件c：右键update cache7、添加footprint属性第一种方法：直接修改双击元件，弹出property editor对话框修改PCB Footprint属性第二种方法：在元件库中添加footprint属性，更新到原理图a：打开元件库b：打开元件编辑页面c：菜单option->package property修改PCB Footprint属性，保存。
