第4章触发器教学目标●熟悉基本触发器的组成和功能●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能●熟练掌握各种不同逻辑功能触发器之间的相互转换数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。
每个触发器能够记忆一位二进制数“0”或“1”。
4.1概述触发器是一种典型的具有双稳态暂时存储功能的器件。
在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。
为此需要使用具有记忆功能的基本逻辑单元。
能存储1位二进制的基本单元电路称为触发器。
4.2基本RS触发器4.2.1电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。
它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。
（a）逻辑图（b）逻辑符号（c）逻辑符号图4.1 基本RS触发器4.2.2 功能分析触发器有两个稳定状态。
nQ 为触发器的原状态（初态），即触发信号输入前的状态；1n Q+为触发器的现态（次态），即触发信号输入后的状态。
其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。
1. 状态表如图4.1（a ）可知: Q S Qn ⋅=+1，n n Q R Q ⋅=+1从表4.1中可知：该触发器有置“0”、置“1”功能。
R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。
RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。
当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。
表4.1 状态表2. 特性方程根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q+=+1（4-1）1=+S R （约束条件）图4.2 卡诺图3. 状态转换图如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注表示状态转换的条件。
R ＝×S ＝1R ＝1S ＝×R ＝1图4.3 状态转换图4. 波形图如图4.4所示，画图时应根据功能表来确定各个时间段Q 与Q 的状态。
图4.4 波形图综上所述，基本RS 触发器具有如下特点：(1) 它具有两个稳定状态，分别为“1”和“0”，称双稳态触发器。
如果没有外加触发信号作用，它将保持原有状态不变；在外加触发信号作用下，触发器输出状态才可能发生变化，输出状态直接受输入信号的控制，也称其为直接复位。
（2）给R 和S 端同时加负脉冲，在负脉冲存在期间，由于S 、R 端均为低电平，因此门1和门2输出Q 和Q 均为高电平；在负脉冲同时消失（即S ，R 同时恢复高电平）后，触发器的新态是“0”还是“1”， “与”门1、门2翻转快慢有关，逻辑状态不能确定，因此这种情况应该避免。
(3) “与非”门构成的基本RS 触发器的功能，可简化为如表4.2所示的基本RS 触发器功能表。
表4.2 基本RS 触发器功能表4.2.3课题与实训1 基本RS 触发器功能测试1. 实训任务1）“与非”门组成基本RS 触发器功能测试。
2）“或非”门组成基本RS 触发器功能测试。
2. 实训要求1）掌握由“与非”门、“或非”门组成基本RS 触发器的逻辑功能。
2）按照测试要求如表4.3、表4.4完成测试内容。
3. 实训设备及元器件1）数字电子技术学习机。
2）CD 4011、CD 4001。
4. 测试内容1）测试电路。
RS 触发器。
(a)“与非”门构成基本RS 触发器 （b ）“或非”门构成基本RS 触发器图4.5表4.3 “与非”门构成基本RS 触发器功能测试表表4.4 “或非”门构成基本RS 触发器功能测试表34.3同步触发器4.3.1 同步RS 触发器 1. 电路组成同步RS 触发器的电路组成如图4.6所示。
图中D R ,D S 是直接置0、置1端，用来设置触发器的初状态。
（a ）逻辑电路 （b ）逻辑符号图4.6 同步RS 触发器2. 功能分析同步RS 触发器的逻辑电路图和逻辑符号如图4.6所示。
当CP =0，1''==S R 时，Q 与Q 保持不变；当1=CP , CP R R ⋅=', CP S S ⋅='，代入基本RS 触发器的特征方程得：Q R S Qn +=+1（4-2）0=RS (约束条件)功能表及状态图，如表4.5和如图4.7所示。
表4.5 功能表CP R S Q n +1 功能 1 1 1 10 0 0 1 1 0 1 1Q n 1 0 ×保持 置1 置0 不定01R ＝×S ＝0R ＝0S ＝×R ＝0S ＝0图 4.7 状态图同步RS 触发器的CP 、R 、S 均为高电平有效，触发器状态才能改变。
与基本RS 触发器相比，对触发器增加了时间控制， 但其输出的不定状态直接影响触发器的工作质量。
4.3.2 同步 JK 触发器 1. 电路组成同步JK 触发器的电路组成如图4.8所示。
（a ）逻辑电路 （b ）逻辑符号图4.8 同步JK 触发器2. 功能分析按图4.8(a)的逻辑电路，同步JK 触发器的功能分析如下： 当0=CP 时， 1==S R ，n n Q Q=+1Q ，触发器的状态保持不变。
当1=CP 时，将nn Q K Q K CP R ⋅=⋅⋅=， Q J Q J CP S n⋅=⋅⋅=代入n n RQ S Q +=+1, 可得：n n n n n n n Q K Q J Q Q K Q J RQ S Q+⋅=⋅+⋅=+=+1即同步JK 触发器的特征方程为：n n 1n Q K Q J Q +=+ （4-3） 在同步触发器功能表基础上, 得到JK 触发器的状态图如图4.9所示。
功能表如表4.6所示。
J ＝0K ＝×J ＝×K ＝0J ＝1图4.9 状态图 表4.6 状态表从表4.5中可知: (1) 当0=J ，1=K 时， Q K Q J Q+⋅=+n 1n ，触发器置“0”。
(2) 当1=J ， 0=K 时, n n 1n Q K Q J Q +⋅=+，触发器置“1”。
(3) 当0=J ， 0=K 时， n 1n Q Q=+，触发器保持原态不变。
(4) 当1=J ，1=K 时，n 1n Q Q=+，触发器和原来的状态相反，称翻转或称计数。
所谓计数就是每输入一个时钟脉冲CP ，触发器的状态变化一次，电路处于计数状态，触发器状态翻转的次数与CP 脉冲输入的个数相等， 以翻转的次数记录CP 的个数。
波形图如图4.10所示。
CPQ“0”“0”1234①②③④图4.10 J=K=1波形图4.3.3 同步D 触发器 1. 电路结构为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门，这种单输入的触发器称为D 触发器，如图4.11所示。
（a ）逻辑图 （b ）逻辑符号图4.11 同步D 触发器和逻辑符号2. 功能分析在CP=0时，n 1n Q Q=+，触发器的状态保持不变。
在CP=1时，如D =1时，D =0，触发器翻转到1状态，即11n =+Q ，如0=D 时，1=D ，触发器翻转到0状态，即01n =+Q 。
由此列出同步D 触发器的特性表如表4.7所示。
表4.7 同步D 触发器的特性表由功能表得出同步D 触发器的逻辑功能如下：当CP 由0变为1时，触发器的状态翻转到和D 的状态相同；当CP 由1变为0时，触发器保持原状态不变。
根据表画出D 触发器1n +Q的卡诺图，如图4.12所示。
由该图可得D Q=+1n （4-4）由功能表得出D 触发器的状态转换图如图4.13所示。
图4.12 同步D触发器的卡诺图图4.13 同步D触发器的状态转换图3. 同步触发器的“空翻”在CP为高电平1期间，如同步触发器的输入信号发生多次变化时，其输出状态也会相应发生多次变化，这种现象称为触发器的“空翻”。
图 4.14所示为同步触发器的”空翻”波形。
CPDQ图4.14 同步D触发器的”空翻”由该图可看出，在CP=1期间，输入D的状态发生多次变化时，其输出状态也随之发生变化。
同步触发器由于存在“空翻”，他只能用于数据锁存，不能用作计数器、移位寄存器和存储器等。
而组成计数器、存储器的是后面介绍的没有“空翻”的触发器。
4.4 边沿触发器边沿触发器只有在时钟脉冲CP上升沿或下降沿到来时刻接收输入信号，这时，电路才会根据输入信号改变状态，而在其它时间内，电路的状态不会发生变化，从而提高了触发器的工作可靠性和抗干扰能力，它没有“空翻”现象。
4.4.1边沿JK触发器1. 电路组成边沿JK触发器的逻辑电路和逻辑符号如图4.15所示。
（a ） 逻辑电路 (b ） 逻辑符号图4.15 边沿JK 触发器2. 功能分析边沿JK 触发器电路在工作时, 要求其“与非”门G 3、G 4的平均延迟时间t pd1比与“或非”门构成的基本触发器的平均延迟时间t pd2要长，起延时触发作用。
（1）1=CP 期间，与“或非”门输出n n n 1n Q S Q Q Q=⋅+=+，n n n 1n Q R Q Q Q =⋅+=+（4Q R =，3Q S =）,所以触发器的状态保持不变。
此时“与非”门输出，n4KQ Q =，n 3Q J Q =。
（2）CP 下降沿到来，CP=0，由于t pd1> t pd2, 则与“或非”门中的A 、D “与”门结果为0，与“或非”门变为基本RS 触发器n n n 1n Q K Q J RQ S Q +=+=+。
(3) CP=0期间，“与非”门G 3、G 4输出结果Q 4 =Q 3=1，此时触发器的输出1n Q+将保持状态不变。
(4) CP 上升沿到来，CP=1，则与“或非”门恢复正常，n Q Q =+1n ，n n Q Q =+1保持状态不变。
由上述分析得出此触发器是在CP 脉冲下降沿按n n Q K Q J Q+=+1n 特征方程式进行状态转换，故此触发器为下降沿触发的边沿触发器。
其状态表、状态图与同步JK 触发器相同，只是逻辑符号和时序图不同。
图4.15（b ）所示为下降沿触发的JK 触发器的逻辑符号。
3. 集成JK 触发器1）74LS112的管脚排列和逻辑符号74LS112为双下降沿JK 触发器，其管脚排列图及符号图如图4.16所示。
（a ）管脚排列 （b ）逻辑符号图4.16 74LS112管脚排列图2）逻辑功能74LS112芯片由两个独立的下降沿触发的边沿JK 触发器组成，表4.8为其功能表，由该表可以看出74LS112有如下主要功能。
