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实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。
2(验证半加器、全加器、奇偶校验器的逻辑功能。
二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。
本实验中有全加器的逻辑功能的测试，又有半加器、全加器的逻辑设计。
通过实验要求熟练掌握组合逻辑电路的分析和设计方法。
实验中使用的二输入端四异或门的电路型号为74LS86，四位二进制全加器的型号为74LS83A，其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器，它接收两个四位二进制数(A~A，B~B)，和一个进位输入(C)，并对每一位产生二进制和14140 (Σ~Σ)输出，还有从最高有效位(第四位)产生的进位输出(C)。
该组件有144越过所有四个位产生内部超前进位的特点，提高了运算速度。
另外不需要对逻辑电平反相，就可以实现循环进位。
三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器，分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB，AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器，并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器，并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC，ABC，ABC，ABC00000 1 0 1 0C,ABC，ABC，ABC，ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0，，，，，，，，Y,AB，ABC，AB，ABC,A,BC，A,BC0 1 1 0 1 00001 0 1 0 1 ，，，，，，,A,BC，A,BC,A,B,C0001 1 1 1 1，，，，，，C,ABC，C，AB，ABC,AB，A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式，， Y,A,B,C0，， C,AB，A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。
一、一、 半加器和全加器的设计半加器和全加器的设计
1.1. 实验目的：通过一位全加器的设计和仿真，熟悉基于Quartus QuartusⅡ软件进行原理图设Ⅱ软件进行原理图设计的基本流程。
该全加器通过两步实现，首先设计一个半加器，将半加器生成原理图符号，以供调用，然后用半加器构成全加器。
以供调用，然后用半加器构成全加器。
2.2. 原理图设计源文件原理图设计源文件
（1）半加器的设计原理图）半加器的设计原理图
图1-1 半加器原理图半加器原理图
（2）全加器的设计原理图）全加器的设计原理图
图1-2 全加器原理图全加器原理图
3.3. 设计仿真图设计仿真图
（1） 半加器的功能仿真图半加器的功能仿真图
图1-3 半加器功能仿真图半加器功能仿真图
（2） 全加器的功能仿真图全加器的功能仿真图
图1-4 全加器功能仿真图全加器功能仿真图。
实验五 半加器与全加器一、实验目的1． 理解半加器、全加器的逻辑功能。
2． 掌握半加器和全加器的设计方法。
二、手动实验预习要求与思考题1．复习半加器的逻辑功能，要求列出真值表 ，写出逻辑式，用与非门画出逻辑图。
2．复习全加器的逻辑功能，要求列出真值表，写出逻辑式。
三、仿真实验要求采用EWB 或者PSpice 软件仿真电路，以便将仿真结果与实验结果进行比较。
四、实验仪器及器件1．TTL 集成芯片 若干2．万用表 一块3．电子学综合实验装置 一台五、实验内容及步骤1. 半加器的设计分别选用与非门74LS00以及与非门74LS00结合异或门74LS86两种方法设计半加器电路，连接电路，测试输入、输出端的逻辑状态，填入表1中。
2．全加器的设计选用异或门74LS86和与非门74LS00设计一个全加器，连接电路，测试输入、输出端的逻辑状态，填入表2中。
表2 输入理论输出 实验输出5 实验输出6 实验输出7 加数 进位 和 进位 和 进位 和 进位 和 进位i A i B 1i C − i S i C i S i C i S i C i S i C 输入 理论输出 实验输出A B S （和） C （进位）S （和） C （进位）0 00 11 01 1表10 00 11 0 1 1 0 00 11 0 1 1 0 0 0 0 1 1 1 16．译码器实现的全加器选用译码器74LS138和与非门74LS20设计一个全加器，连接电路，验证其逻辑功能，填入表2中。
1．用数据选择器实现全加器选用74LS253双四选一数据选择器，设计一个全加器，测试其功能，填入表2中。
六、实验报告1．画出实验电路图，整理实验数据填入逻辑状态表中。
2．半加器和全加器的设计，要求列出真值表，写出逻辑表达式，画出逻辑图，并将验证结果填入表中。
3．交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。
组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。
其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。
本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。
一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。
其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。
半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。
当需要进行多位数的加法运算时，就需要使用全加器来实现。
二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。
全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。
全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。
三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。
这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。
逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。
四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。
组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。
实验三运算电路(半加器、全加器及逻辑运算)一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器全加器的逻辑功能。
3、学会二进制的运算规律。
二、实验仪器及器件1、元器件：74LS00 二输入端四与非门 3 片74LS86 二输入端四异或门 1 片三、预习要求1、预习组合逻辑电路的分析方法；2、预习用与非门和异或门构成的半加器、全加器的工作原理；3、预习二进制数的运算。
四、实验内容1、组合逻辑电路功能测试⑴用2 片74LS00 组成图3.1 所示逻辑电路。
为了便于接线和检查，按图中注明的芯片编号及引脚对应的标号接线。
⑵图中A、B、C 接电平开关，Y1、Y2 接发光管电平显示。
⑶按表3.1 要求，改变A、B、C 的状态填表并写出Y1、Y2 的逻辑表达式。
⑷比较逻辑表达式运算结果与实验是否一致。
2、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能根据半加器的逻辑表达式可知，半加器Y 是A、B 的异或，而进位Z 是A、B 相与，故半加器可用一个集成异或门和二个与非门组成如图3.2。
⑴在实验箱上用异或门和与非门接成以上电路。
A、B 接电平开关、Y、Z 接电平显示。
⑵按表3.2 要求改变A、B 状态，将实验结果填表。
3、测试全加器的逻辑功能。
⑴写出图3.3 电路的逻辑表达式；⑵根据逻辑表达式列出真值表；⑶根据真值表画出函数Si、Ci 的卡诺图。
Y = A’B+AB’Z =C X1 =A’B+C’+ABX2 =A’B’+AB+C X3 =A’B+AB’+C’S i =A’B’C+A’BC’+AB’C+ABCC i =AC+AB+BC⑷填写表3.3 各点状态。
⑸按照原理图选择与非门，接线进行测试。
将结果记录在表3.4 中，并与表3.3 数据进行比较，看逻辑功能是否一致。
4、测试用异或、与或和非门组成的全加器的逻辑功能⑴画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。
⑵用上述三块逻辑电路器件按自己画出接线图。
EDA实验报告电气0801 0701080126 陆松一．实验名称：半加器＆全加器二．原理：半加器：实现两个一位二进制数加法运算的电路称为半加器。
若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所示半加器逻辑图及其逻辑符号：全加器：对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。
由此可知，全加器有三个输入端，二个输出端，其真值表如表8-15所示。
其中Ai、Bi分别是被加数、加数，Ci–1是低位进位，Si为本位全加和，Ci为本位向高位的进位。
三．原理图/程序：MAX+plus II中半加器原理图VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_ADDER ISPORT(A,B:IN STD_LOGIC;S,CO:OUT STD_LOGIC);END HALF_ADDER;ARCHITECTURE HALF_ADDER OF HALF_ADDER IS COMPONENT HALF_ADDERPORT(A,B:IN STD_LOGIC;S,CO:OUT STD_LOGIC);END COMPONENT;BEGINS<='0' WHEN A='0' AND B='0' ELSE'1'WHEN A='0' AND B='1' ELSE'1' WHEN A='1' AND B='0' ELSE'0' WHEN A='1' AND B='1';CO<='0' WHEN A='0' AND B='0' ELSE'0' WHEN A='0' AND B='1' ELSE'0' WHEN A='1' AND B='0' ELSE'1' WHEN A='1' AND B='1';END HALF_ADDER;MAX+plus II中全加器原理图VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FULL_SUBER ISPORT(A,B,CIN:IN STD_LOGIC;CO,S:OUT STD_LOGIC);END FULL_SUBER;ARCHITECTURE FULL OF FULL_SUBER IS COMPONENT HALF_SUBERPORT(A,B:IN STD_LOGIC;S,CO:OUT STD_LOGIC);END COMPONENT;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU0:HALF_SUBER PORT MAP(A,B,S2,S1);U1:HALF_SUBER PORT MAP(S2,CIN,S,S3);CO<=S1 OR S3;END FULL;四．实验步骤：步骤1：为本项工程设计建立文件夹，文件夹不能为中文名。
组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。
全加器和半加器可以用于实现二进制数的加法运算。
在本文中，将详细介绍全加器和半加器的设计原理和电路结构。
一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。
半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。
```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。
半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。
全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。
```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。
全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。
在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。
班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门Vcc4B4A4Y3B3A3Y1A1B1Y2A2B2Y GND2.组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
（2）列出真值表。
（3）根据对真值表的分析，确定电路功能。
3.组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
（3）根据最简逻辑表达式得到逻辑电路图。
四．实验内容。
1.分析，测试半加器的逻辑功能。
实验⼆组合逻辑电路（半加器、全加器）
实验⼆组合逻辑电路（半加器、全加器）
⼀、实验⽬的：
1．加深理解组合逻辑电路的特点和⼀般分析⽅法；
2．熟悉组合逻辑电路的设计⽅法；
3．验证半加器、全加器的功能。
⼆、实验仪器、设备、元器件：
1．数字逻辑电路实验仪 1台
2．四2输⼊与⾮门74LS00芯⽚ 1⽚
3．四2输⼊异或门74LS86芯⽚ 1⽚
4．六反向器74LS04芯⽚ 1⽚
5．⽰波器或万⽤表
三、预习要求：
1．复习组合逻辑电路的分析和设计⽅法；
2．复习半加器、全加器的⼯作原理；
3．根据设计任务要求，设计组合逻辑电路，画出逻辑图。
四、实验内容和步骤：
1．测试半加器的逻辑功能
根据图2.1所⽰连接好电路。
输⼊A、B端分别接两个逻辑电平开关，输出端S、C接颜⾊不同的发光⼆极管。
观察当输⼊端A、B电平变化时，输出端S、C电平指⽰器的状态。
验证逻辑状态并填表。
图2.1由与⾮门组成的半加器电路表 2.1 逻辑真值表
写出逻辑表达式：Ci= C = 2．测试全加器的逻辑功能
1
- -
1
C1
2
3
A
74LS00 4
5
6
B
74LS00 1
2
3
A
74LS86 4
5
6
B
74LS86 8
9
10
C
74LS00 B
A
Ci-1
Si
Ci。
半加器和全加器的逻辑关系半加器和全加器的逻辑关系半加器和全加器是数字电子学中最基础的逻辑器件。
它们是数字电路中最常用的电路之一，主要用于两个位的相加。
本篇文章将围绕半加器和全加器的逻辑关系展开，一步步阐述其逻辑原理。
1. 半加器的原理半加器是一种最简单的加法器，用于将两个二进制位相加。
它的输入由两个称为A和B的二进制位组成。
半加器的输出包括两个二进制位：一个称为和位，另一个称为进位位。
具体逻辑关系如下：和位等于A和B异或的结果；进位位等于A和B相与的结果。
2. 全加器的原理全加器是相邻的两个二进制位和一个进位位的和形成的加法器。
和位和进位位均有输出。
全加器的输入有三个二进制位：两个加数和一个来自上一位的进位位。
全加器的逻辑关系如下：如图1所示，全加器由两个半加器组成。
其中，第一个半加器用于将两个二进制位相加，同时生成一个进位位。
第二个半加器用于再次将两个二进制位相加，但此时的进位位来自上一位的进位位。
因此，第二个半加器的输出为和位和最终进位位。
3. 半加器和全加器的区别半加器和全加器非常相似，但它们之间仍存在一些不同之处。
具体如下：（1）半加器只能处理两个二进制位，而全加器可以处理三个二进制位。
（2）半加器只能处理一位进位，而全加器可以处理来自上一位的进位位。
4. 半加器和全加器的应用半加器和全加器是数字电路中非常重要的部分，它们被广泛应用于计算机系统中。
例如，二进制算术逻辑单元（ALU）就是由半加器和全加器组成的。
此外，半加器和全加器还可以被用于解决相邻的两个存储单元之间的溢出问题。
例如，在存储器中相邻的两个单元中具有最高位的数据会发生溢出。
通过使用半加器和全加器，可以将两个存储单元中的数据加在一起，同时处理来自前一位的进位位，从而解决溢出问题。
综上所述，半加器和全加器是数字电路设计中必不可少的逻辑器件。
它们的逻辑关系非常简单明了，在数字电路和计算机系统中扮演着不可替代的角色。
《电子技术基础》实验报告
年级专业姓名学号
实验一数字钟实验
一、实验目的
1、初步了解数字电路的基本组成。
2、初步认识什么是数字信号、逻辑电平和逻辑关系，以及某些逻辑元件的基本逻辑功能。
3、初步接触数字电路的调试过程，以达到对数字电路有一个大体的感性认识。
二、实验任务
1、用74LS161型中规模计数器连接成一个十进制和一个六进制计数器。
并
连接成一个六十进制的秒、分计数器。
再用两片74LS161连接成一个二十
四进制计数器。
与译码器、显示电路连接后将六十进制和二十四进制器连接
起来，完成能显示分、时的数字钟。
2、掌握译码器和计数器的大致工作原理
3、实验记录数码管的亮暗关系表，计数器、译码器输出与脉冲关系；并总结实验过程，绘
制好实验图表，体会译码器和计数器的大致工作原理，认真作好实验报告。
三、实验过程过程与结果
1、绘制数字钟电路：
实验二组合逻辑实验
实验目的：
1、掌握组合逻辑电路的功能测试方法及设计方法
2、熟悉几种典型组合逻辑电路的工作原理。
实验任务：
1、用与非门和非门（74LS00和74LS05型）设计一个半加器电路。
只考虑被加数和加数的相应位相加，而不考虑相邻低位的进位，这种二进制数相加称为半加。
因此，电路输入为被加数Ａ和Ｂ加数，而输出为半加和Ｓ和向高位的进位Ｃ。
要求设计出一个半加器单元。
2、用与非门和与－或－非门（74LS00和74LS54型）设计一个全加器电路。
全加器与半加器相比较，输入信号多了一个低位的进位Ci-1,输出仍为全加和和向高位进位。
设计一个全加器单元。
3、实验结束写出实验报告，必须包括各实验的电路图，测试后的真值表及有关数据。
三、实验过程过程与结果
1．绘制半加器电路和全加器电路：
半加器电路
全加器电路
2．半加器和全加器的真值表
实验三共射极放大电路实验
一、实验目的
1、学习共射极放大电路的设计方法。
2、学习放大器的放大倍数的测量方法。
3、学习放大器的输入，输出电阻的测量方法。
二、实验任务
1、设计共射极放大电路，绘制电路图，并选择电路中的各种参数。
2、性能指标的测量。
实验的另一重点是测量这种放大电路的几个性能指标，
即放大倍数，输入电阻和输出电阻。
（对于刚开始接触模电实验的同学，可以先不用考虑参数的计算方法，只需按照给定的图形和参数进行实验，以达到熟悉这一基本放大电路的目的。
）
三、实验过程
1、绘制电路：
2、绘制输入输出波形：
3、测量放大倍数
O u i
U
A U ==
我们要测量输出电压Uo(图中所示N3点的电压) 和输入电压Ui(图中所示N1点的电压)
4、测量输入电阻
Ui Ri Ii
= Ui 为图中所示N1点的电压 Us 为图中所示IN1点的电压 Rs 即图中所示的Rs
5、测量输出电阻
为了测量输出电阻，我们要对电路图稍做改变，在N3和N4点之间加上负载电阻RL ，构成新的电路图。
输出电阻计算公式：1102L Uo Ro R U ⎛⎫
=-
⎪⎝⎭
=
实验四 同相比例运算电路
一、实验目的
1、学习用运放构成同相比例运算电路的设计方法。
2、观察并验证输入与输出关系。
二、实验任务
1、设计同相比例运算电路。
2、画出设计的电路图，标出电路参数。
3、观察并记录波形，验证关系，同相比例运算放大电路的输出电压与输入电压
之间的关系为1
1R Rf
A uf +=
三、实验过程 1、绘制电路图
2、记录实验波形
3、计算Auf=
I
V V 0
= 验证与关系式是否一致？结论。
