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数电实验报告半加全加器实验目的：掌握半加器和全加器的原理和应用，了解半加器和全加器的构造和工作原理。
实验器材：逻辑电路实验箱、7400四与非门、7402四与非门、7408四与门、7432四或门、7447数码显示器、开关、电源、跳线等。
实验原理：半加器和全加器是数字电路中常用的基本逻辑电路，用于对二进制进行加法运算，主要用于数字电路中的算术逻辑单元(ALU)。
1.半加器实验原理：半加器是一种能够对两个二进制位进行加法运算的电路。
半加器有两个输入端和两个输出端，输入端分别为A和B，输出端分别为S和C。
其中，A和B分别为要加的两个二进制数位，S为运算结果的个位，并且用S=A⊕B表示；C为运算结果的十位（进位），C=A·B表示。
半加器的真值表和逻辑符号表达式如下：```A，B，S，C0，0，0，00，1，1，01，0，1，01，1，0，1```2.全加器实验原理：全加器是一种能够对两个二进制位和一个进位信号进行加法运算的电路。
全加器有三个输入端和两个输出端，输入端分别为A、B和Cin，输出端分别为S和Cout。
其中，A和B分别为要加的两个二进制数位，Cin 为上一位的进位信号，S为运算结果的个位，并且用S=A ⊕ B ⊕ Cin表示；Cout为运算结果的十位（进位），Cout=(A·B) + (A·Cin) + (B·Cin)表示。
全加器的真值表和逻辑符号表达式如下：```A ，B ， Cin ， S ， Cout0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1```实验步骤：1.首先，按照实验原理连接逻辑门实验箱中的电路。
将7400四与非门的1、2号引脚分别连接到开关1、2上，将开关3连接到7400的3号引脚，将开关4连接到7400的5号引脚，将7400的6号引脚连接到LED1上，表示半加器的进位输出。
实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。
2(验证半加器、全加器、奇偶校验器的逻辑功能。
二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。
本实验中有全加器的逻辑功能的测试，又有半加器、全加器的逻辑设计。
通过实验要求熟练掌握组合逻辑电路的分析和设计方法。
实验中使用的二输入端四异或门的电路型号为74LS86，四位二进制全加器的型号为74LS83A，其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器，它接收两个四位二进制数(A~A，B~B)，和一个进位输入(C)，并对每一位产生二进制和14140 (Σ~Σ)输出，还有从最高有效位(第四位)产生的进位输出(C)。
该组件有144越过所有四个位产生内部超前进位的特点，提高了运算速度。
另外不需要对逻辑电平反相，就可以实现循环进位。
三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器，分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB，AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器，并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器，并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC，ABC，ABC，ABC00000 1 0 1 0C,ABC，ABC，ABC，ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0，，，，，，，，Y,AB，ABC，AB，ABC,A,BC，A,BC0 1 1 0 1 00001 0 1 0 1 ，，，，，，,A,BC，A,BC,A,B,C0001 1 1 1 1，，，，，，C,ABC，C，AB，ABC,AB，A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式，， Y,A,B,C0，， C,AB，A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。
二进制半加器和全加器介绍二进制半加器和全加器是数字电路中常用的组合逻辑电路，用于对二进制数进行加法运算。
半加器用于计算两个单独的二进制位的和，而全加器则用于计算两个二进制位和一个进位位的和。
在计算机的运算过程中，半加器和全加器扮演着重要的角色，对于理解计算机中的加法运算原理至关重要。
二进制数的加法在了解半加器和全加器之前，我们首先需要了解二进制数的加法规则。
在二进制数的加法中，每一位的和可能有三种情况：0+0=0、0+1=1、1+1=0（并产生进位）。
这三种情况可以通过逻辑门实现，而半加器和全加器就是应用了逻辑门的电路。
半加器半加器用于计算两个单独的二进制位的和。
它有两个输入，分别为两个待相加的二进制位，记为A和B。
半加器的输出有两个，一个是和位（Sum），表示两个输入位的和，另一个是进位位（Carry），表示是否产生进位。
半加器可以用逻辑门实现，其中包括一个异或门和一个与门。
异或门用于计算和位，而与门用于计算进位位。
具体电路如下所示：全加器全加器是在半加器的基础上进行扩展，用于计算两个二进制位和一个进位位的和。
与半加器类似，全加器也有两个输入，分别为两个待相加的二进制位（A和B）和一个进位位（Carry-in）。
全加器的输出也有两个，一个是和位（Sum），表示三个输入位的和，另一个是进位位（Carry-out），表示是否产生进位。
全加器的实现方式可以通过两个半加器和一个或门组合而成。
具体电路如下所示：半加器和全加器的应用半加器和全加器广泛应用于计算机的算术逻辑单元（ALU）中。
ALU是计算机中完成算术和逻辑运算的核心部件，其中的加法器模块就是由半加器和全加器组成。
在ALU中，半加器和全加器被用于对两个二进制数进行加法运算。
ALU还包括其他的逻辑电路，用于实现减法、乘法、除法等运算。
通过组合不同的逻辑电路，ALU能够完成各种复杂的数学运算。
除了在计算机中的应用，半加器和全加器也可以用于其他数字电路的设计。
组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。
其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。
本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。
一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。
其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。
半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。
当需要进行多位数的加法运算时，就需要使用全加器来实现。
二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。
全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。
全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。
三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。
这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。
逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。
四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。
组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。
实验二半加器和全加器及其应用一、实验目的1.掌握全加器和半加器的逻辑功能。
2.熟悉集成加法器的使用。
3.了解算数运算电路的结构。
二、实验设备1.数字电路试验箱；2.74LS00，74SL86。
三、实验原理半加器(m =0半加，m=1为半减）能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器电路是指对两个输入数据位进行加法，输出一个结果位和高位的进位，不考虑输入数据的进位的加法器电路。
是实现两个一位二进制数的加法运算电路。
数据输入A 被加数、B加数，数据输出S和数（半加和）、进位C0。
同理,能对两个1位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数分别用A和B,表示差用S，表示向高位的借位用C0。
全加器，全减器(m =0为全加，m=1为全减)全加器是实现两个一位二进制数及低位来的进位数相加（即将三个一位二进制数相加），求得和数及向高位进位的逻辑电路。
根据全加器功能，其真值表如下表所示。
表中A及B分别代表被加数及加数，C1是低位来的进位，S代表相加后得到的和位，C0代表向高位的进位。
图中C1是进位输入端，C0是进位输出端。
同理,能对两个1位二进制数进行相减并考虑低位来的借位求得差及借位的逻辑电路称为全减器.设减数和被减数分别用A和B表示低位来的借位用C1,表示差用S，表示向高位的借位用C0。
四、实验内容实验一、实现半加器，半减器，当M为0时实现逻辑变量A、B的半加功能，当M为1时实现逻辑变量A、B的半减功能。
实验二、实现全加器，全减器，当M为0时实现逻辑变量A、B的全加功能，C i为进位值。
当M为1时实现逻辑变量A、B的全减功能，C i为借位值。
五、实验数据1实现半加、半减器（1）真值表（2）卡诺图S的卡诺图：S=A⊕B（3）C0的卡诺图S=B (M⊕A)2实现全加器(1)真值表S的卡诺图：S=A⊕(B⊕C)C0的卡诺图:C0=BC i+(B⊕C)(M⊕A)六．实验电路图及仿真半加半减的实现全加全减的实现七．实验心得通过本次实验，我将理论知识以及实践知识相结合，进一步了解到74LS00,74SL86芯片的原理，并提升了自己的实际动手能力。
二进制半加器和全加器在数字电路中，二进制半加器和全加器是两个重要的组合逻辑电路。
它们被广泛应用于计算机系统和其他数字电路中，用于实现二进制数的加法运算。
本文将分别介绍二进制半加器和全加器的原理、功能和应用。
一、二进制半加器二进制半加器是一种简单的逻辑电路，用于实现两个二进制位的加法运算。
它由两个输入端和两个输出端组成，分别为两个二进制数的位相加结果和进位输出。
半加器的输入可以是0或1，输出也可以是0或1。
半加器的原理很简单，它通过逻辑门电路实现两个输入位的异或运算，得到位相加的结果；同时，通过与门电路实现两个输入位的与运算，得到进位输出。
具体电路图如下所示：输入A --|-------|______输入B --|-------| ||异或门 |------- 输出S|与门 |------- 输出C|||半加器的功能是将两个二进制位相加，得到位相加结果和进位输出。
例如，输入A为1，输入B为0，则输出S为1，输出C为0。
半加器的应用场景比较有限，主要用于实现较简单的二进制加法运算，例如在寄存器和加法器中的应用。
二、全加器全加器是一种更为复杂的逻辑电路，用于实现三个二进制位的加法运算。
它由三个输入端和两个输出端组成，分别为三个二进制数的位相加结果和进位输出。
全加器的输入和输出也可以是0或1。
全加器的原理是在半加器的基础上进行扩展，它通过组合多个半加器的输入和输出，实现三个二进制位的加法运算。
具体电路图如下所示：______输入A --|-------| |______ |输入B --|-------| |______ |输入C --|-------| ||异或门 |------- 输出S|与门 |------- 输出C|||全加器的功能是将三个二进制位相加，得到位相加结果和进位输出。
例如，输入A为1，输入B为1，输入C为0，则输出S为0，输出C为1。
全加器的应用场景更加广泛，可以用于实现任意长度的二进制加法运算，例如在算术逻辑单元（ALU）和加法器中的应用。
二进制半加器和全加器一、引言在计算机科学中，二进制加法是一项基础而重要的操作。
二进制半加器和全加器是实现二进制加法的关键组件。
本文将介绍二进制半加器和全加器的定义、功能及应用。
二、二进制半加器二进制半加器是一种简单的电子电路，用于对两个二进制位进行相加。
其输入包括两个二进制位A和B，输出包括两个部分：和位S 和进位位C。
半加器的真值表如下所示：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，和位S等于A和B的异或操作结果，进位位C 等于A和B的与操作结果。
半加器的逻辑电路图如下所示：A-----\|+----AND----S| |XOR || |B-----/三、二进制全加器二进制全加器是一种能够对三个输入位进行相加的电子电路。
其输入包括两个二进制位A和B，以及一个进位位Cin。
输出包括两个部分：和位S和进位位Cout。
全加器的真值表如下所示：输入输出A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1从真值表可以看出，和位S等于A、B和Cin的异或操作结果，进位位Cout等于A、B和Cin的与操作结果和A、B或Cin的与操作结果的异或操作结果。
全加器的逻辑电路图如下所示：A-----\|+----AND1----S| |XOR || |Cin----AND2----Cout| |+----OR四、应用二进制半加器和全加器在计算机科学中有着广泛的应用。
在计算机的算术逻辑单元（ALU）中，半加器用于对两个二进制位进行加法运算，全加器用于对三个二进制位进行加法运算。
ALU是计算机中负责执行算术和逻辑运算的关键部件之一。
二进制半加器和全加器还可以用于实现其他复杂的逻辑电路，如计数器、移位寄存器、多路选择器等。
在这些应用中，半加器和全加器作为基本的构建模块，可以灵活组合和连接，实现各种复杂的逻辑功能。
半加器和全加器实验报告数电实验报告半加全加器实验二半加/减器与全加/减器一、实验目的:(1)掌握全加器和半加器的逻辑功能。
(2)熟悉集成加法器的使用方法。
(3)了解算术运算电路的结构。
二、实验设备:1、74LS00(二输入端四与非门)2、74LS86(二输入端四异或门)3、数字电路实验箱、导线若干。
(74LS00引脚图)三、实验原理:两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A表示被加数，B表示加数，S表示半加和，Co 表示向高位的进位。
全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。
四、实验内容:用74LS00和74LS86实现半加器、全加器的逻辑电路功能。
(一)半加器、半减器M=0时实现半加，M=1时实现半减，真值表如下:(74LS86引脚图)(半加器图形符号)2、S?B?A?A?BC?B(A?M)(二)全加器、全减器S?A?B?Ci-1Ci?BCi-1?(M?A)(B?C)五、实验结果半加器:S?B?A?A?B C?B(A?M)全加器:S?A?B?Ci-1Ci?C1M?C2M其中C1?(A?B)Ci?1?AB，C2?(AB)Ci?1?AB为了方便，以下Ci?1用C表示CI?(AB?AB)CM?(AB?AB)CM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?(ABCM?ABCM?ABCM?ABCM ?BC?ABCM?ABCM?ABCM?ABCM?(M?A)(B?C)(BC)则Ci?BCi-1?(M?A)(B?C)六、心得体会本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。
实验过程中，我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时，对电路的化简非常重要，而且要符合给定元件的限定条件，只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的。
组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。
全加器和半加器可以用于实现二进制数的加法运算。
在本文中，将详细介绍全加器和半加器的设计原理和电路结构。
一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。
半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。
```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。
半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。
全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。
```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。
全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。
在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。
实验⼆：半加器、全加器及其应⽤数字电路实验报告姓名：班级：学号：同组⼈员：实验⼆半加器、全加器及其应⽤⼀、实验⽬的1．了解74LS00、74LS86芯⽚的内部结构和功能； 2．了解全加器和全减器的结构和功能； 3．进⼀步熟悉逻辑电路的设计和建⽴过程。
⼆、实验设备1、数字电路试验箱2、74LS00、74LS86三、实验原理1、半加/减器原理两个⼆进制数相加/减，能实现半加/减。
实现半加操作的电路叫做半加器。
表1是半加/减器的真值表。
图1是半加器的符号。
A 表⽰被加数，B 表⽰加数，S 表⽰半加和，C 表⽰向⾼位的进/借位，M 为控制端，当M 为1时是半减器，M 为0时是半加器。
表1半加/减控制端图12、全加/减器原理全加器能进⾏加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。
图2是全加器的符号，如果⽤A i 、B i 分别表⽰A 、B 的第i 位，C i-1表⽰为相邻低位来的进位数，S i 表⽰为本位和数（称为全加和），C i 表⽰为向相邻⾼位的进位数。
则根据全加运算规则可列出全加器的真值表；同理，全减器真值表也可列出。
如表2（M 为1表⽰全减，M 为0表⽰全加）。
加/减控制端图2表23、画卡诺图并化简得到逻辑表达式半加/减器逻辑表达式：S=A⊕BCO=（M⊕A）B=((（M⊕A）B)’1)’全加/减器逻辑表达式：S i=A⊕B⊕C i-1C i=BC +（B⊕C i-1）（A⊕M）=((BC) ’（（B⊕C i-1）（A⊕M））’)’四、实验内容半加/减器器的电路图为简明起见，在此不画出，仅画出全加/减器的电路图。
电路图说明：开关从左⾄右依次控制A、B、Ci-1、M。
全加/减器电路图M=0时为全加器，A=0,B=Ci-1=1时，实验结果如下图：M=1时为全减器，A=1,B=1，Ci-1=1时，实验结果如下图：五、实验结果1、半加、减验证结果：Array结论：验证结果符合半加、半减真值表的结果。
实验二组合逻辑电路设计（半加器、全加器）一、半加器.说明：其中A为加数，B为被加数，Y为A、B的和与它们同位的部分，Z为它们的和中向高位的进位部分。
真值表如图示：Array其逻辑函数式为：Y=A’B+AB’Z=AB如果用74ls138做半加器。
图为74LS138的真值表：由真值表得：由Y=A’B+AB’=m1+m2=(m1’.m2’)’Z=AB=(m3’)’二、 全加器说明：其中A 为加数，B 为被加数，C 为低位向高位的进位， Y 为A 、B 得和与他们同位部分，Z 为它们的和中向高位的进位部分。
真值表如图示： 由表得：Y=A ’BC ’+AB ’C ’+A ’B ’C+ABC =m 2+m 4+m 1+m 7= (m 2’·m 4’·m 1’·m 7’)’Z=ABC ’+A ’BC+AB ’C+ABC =m 6+m 3+m 5+m 7=(m 6’·m 3’·m 5’·m 7’)’1、若用与非门、反相器、异或门做，由卡洛图得Z 。
Z 有： Z=AB+BC+AC=((((AB)’(BC)’)’)’(AC)’)’Z 逻辑函数图为：若不用卡洛图化简： 则：Z= ABC ’+A ’BC+AB ’C+ABC=AB(C ’+C)+C(A ⊕B) =((AB)’·(C(A ⊕B))’)’ 逻辑函数图为：2、由于Y用卡洛图无法化简，即已为最简，但没有三输入与非门只有二输入的。
故Y化简为：Y=A’BC’+AB’C’+A’B’C+ABC=C’(A⊕B)+C(A⊙B)=(( C’(A⊕B))’·(C(A⊙B)’)’Y的逻辑图为：用与非门做若用74LS138做：Y的逻辑函数式及测试真值表为如图：Z的逻辑函数表达式及测试真值表如图示：。
组合逻辑电路的设计及半加器全加器组合逻辑电路的设计首先需要确定所需的逻辑功能。
常见的逻辑门包括与门、或门、非门、异或门等。
这些逻辑门可以通过晶体管、二极管等电子元件实现。
设计组合逻辑电路的目标是确定所需的逻辑门类型和电路连接方式，以实现预期的逻辑功能。
半加器是一种实现二进制加法运算的电路。
它有两个输入（被加数和加数）和两个输出（和与进位）。
半加器可以用两个异或门和一个与门实现。
两个输入通过两个异或门进行异或运算，得到和，再通过一个与门计算进位。
全加器是一种实现三个二进制数相加的电路，包括两个被加数和一个进位。
全加器有三个输入（两个被加数和进位）和两个输出（和与进位）。
全加器可以用两个半加器和一个或门实现。
首先，通过一个半加器计算两个被加数的和与进位，再通过另一个半加器计算前一步的和与进位与进位的和与进位。
在实际应用中，半加器和全加器经常被用于数字逻辑电路和计算机中。
它们在二进制加法运算中起着重要的作用。
例如，计算机中的加法器、减法器、乘法器和除法器等都需要使用半加器和全加器进行二进制数的运算。
此外，半加器和全加器还可以作为其他逻辑电路的构建模块，实现更复杂的逻辑功能。
总结起来，组合逻辑电路是由多个逻辑门组成的电路，用于实现特定的逻辑功能。
半加器和全加器是组合逻辑电路的重要组成部分，用于实现二进制加法运算。
它们在数字逻辑电路和计算机中起着重要的作用，并可以作为其他逻辑电路的构建模块。
组合逻辑电路的设计需要确定所需的逻辑功能，并确定适合的逻辑门类型和电路连接方式。
这些设计原理和应用为数字电路领域的进一步研究和应用提供了基础。
半加器和全加器的原理及区别（结构和功能）
半加器
半加器+半加法和全加法是算术运算电路中的基本单元，它们是完成1位二进制相加的一种组合逻辑电路。
一位加法器的真值表见表1.1；由表中可以看见，这种加法没有考虑低位来的进位，所以称为半加。
半加器就是实现表1.1中逻辑关系的电路。
被加数A加数B和数S进位C0000011010101101
表1.1一位半加法器真值表
全加器
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。
根据它的功能，可以列出它的真值表，如表1.2所示。
半加器和全加器的区别。
实验二半加器和全加器及其应用
一、实验目的
1.掌握全加器和半加器的逻辑功能。
2.熟悉集成加法器的使用。
3.了解算数运算电路的结构。
二、实验设备
1.数字电路试验箱；
2.74LS00，74SL86。
三、实验原理
半加器(m =0半加，m=1为半减）
能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器电路是指对两个输入数据位进行加法，输出一个结果位和高位的进位，不考虑输入数据的进位的加法器电路。
是实现两个一位二进制数的加法运算电路。
数据输入A 被加数、B加数，数据输出S和数（半加和）、进位C0。
同理,能对两个1位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数
分别用A和B,表示差用S，表示向高位的借位用C0。
全加器，全减器(m =0为全加，m=1为全减)
全加器是实现两个一位二进制数及低位来的进位数相加（即将三个一位二进制数相加），求得和数及向高位进位的逻辑电路。
根据全加器功能，其真值表如下表所示。
表中A及B分别代表被加数及加数，C1是低位来的进位，S代表相加后得到的和位，C0代表向高位的进位。
图中C1是进位输入端，C0是进位输出端。
同理,能对两个1位二进制数进行相减并考虑低位来的借
位求得差及借位的逻辑电路称为全减器.设减数和被减数
分别用A和B表示低位来的借位用C1,表示差用S，表
示向高位的借位用C0。
四、实验内容
实验一、实现半加器，半减器，当M为0时实现逻辑
变量A、B的半加功能，当M为1时实现逻辑变量A、
B的半减功能。
实验二、实现全加器，全减器，当M为0时实现逻辑
变量A、B的全加功能，C i为进位值。
当M为1时实现逻辑变量A、B的全减功能，C i为借位
值。
五、实验数据
1实现半加、半减器（1）真值表
（2）卡诺图
S的卡诺图：
S=A⊕B
（3）C0的卡诺图
S=B (M⊕A)
2实现全加器
(1)真值表
S的卡诺图：
S=A⊕(B⊕C)
C0的卡诺图:
C0=BC i+(B⊕C)(M⊕A)六．实验电路图及仿真半加半减的实现
全加全减的实现
七．实验心得
通过本次实验，我将理论知识以及实践知识相结合，进一步了解到74LS00,74SL86芯片的原理，并
提升了自己的实际动手能力。
