半加器全加器的工作原理和设计方法实验报告[精品文档]

全加器与半加器原理及电路设计全加器是一种电子逻辑电路，用于执行二进制加法。

它由三个输入端(A, B, Cin)和两个输出端(S, Cout)组成。

其中，输入端A和B是要相加的二进制位，Cin是前一位的进位，输出端S是和的结果，Cout是是否有进位。

全加器可以通过组合多个半加器来构建。

半加器是全加器的组成部分，它只有两个输入端(A, B)和两个输出端(S, Cout)。

半加器只能够完成一位二进制加法，不考虑进位情况。

其中，输入端A和B是要相加的二进制位，输出端S是和的结果，Cout是是否有进位。

半加器的电路设计相对简单，可以通过逻辑门实现。

接下来，我将详细介绍全加器和半加器的原理和电路设计。

1.半加器原理及电路设计：半加器的真值表如下：A ，B ， S ， Cout0，0，0，00，1，1，01，0，1，01，1，0，1可以看出，输出端S等于两个输入端A和B的异或结果，输出端Cout等于两个输入端A和B的与运算结果。

半加器的电路设计可以使用两个逻辑门实现。

一个逻辑门用于计算和的结果S，另一个逻辑门用于计算进位Cout。

S = A xor BCout = A and B逻辑门可以采用与门、或门和异或门实现。

常用的逻辑门包括与非门(NAND)和异或门(XOR)。

所以，半加器的电路设计可以使用两个与非门和一个异或门实现。

2.全加器原理及电路设计：全加器的真值表如下：A ，B ， Cin ， S ， Cout0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1可以看出，输出端S等于三个输入端A、B和Cin的异或结果，输出端Cout等于输入端A、B和Cin的与运算结果和A和B的或运算结果的与运算结果。

全加器可以由两个半加器和一个或门组成。

其中，两个半加器用于计算S的低位和Cout的低位，而或门用于计算Cout的高位。

数电实验报告半加全加器实验目的：掌握半加器和全加器的原理和应用，了解半加器和全加器的构造和工作原理。

实验器材：逻辑电路实验箱、7400四与非门、7402四与非门、7408四与门、7432四或门、7447数码显示器、开关、电源、跳线等。

实验原理：半加器和全加器是数字电路中常用的基本逻辑电路，用于对二进制进行加法运算，主要用于数字电路中的算术逻辑单元(ALU)。

1.半加器实验原理：半加器是一种能够对两个二进制位进行加法运算的电路。

半加器有两个输入端和两个输出端，输入端分别为A和B，输出端分别为S和C。

其中，A和B分别为要加的两个二进制数位，S为运算结果的个位，并且用S=A⊕B表示；C为运算结果的十位（进位），C=A·B表示。

半加器的真值表和逻辑符号表达式如下：```A，B，S，C0，0，0，00，1，1，01，0，1，01，1，0，1```2.全加器实验原理：全加器是一种能够对两个二进制位和一个进位信号进行加法运算的电路。

全加器有三个输入端和两个输出端，输入端分别为A、B和Cin，输出端分别为S和Cout。

其中，A和B分别为要加的两个二进制数位，Cin 为上一位的进位信号，S为运算结果的个位，并且用S=A ⊕ B ⊕ Cin表示；Cout为运算结果的十位（进位），Cout=(A·B) + (A·Cin) + (B·Cin)表示。

全加器的真值表和逻辑符号表达式如下：```A ，B ， Cin ， S ， Cout0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1```实验步骤：1.首先，按照实验原理连接逻辑门实验箱中的电路。

将7400四与非门的1、2号引脚分别连接到开关1、2上，将开关3连接到7400的3号引脚，将开关4连接到7400的5号引脚，将7400的6号引脚连接到LED1上，表示半加器的进位输出。

《数字电子技术B》实验报告班级：姓名学号：实验二组合逻辑电路（半加器、全加器）一、实验目的1.掌握组合逻辑电路的功能测试。

2.验证半加器和全加器的逻辑功能。

3.学会二进制数的运算规律。

二、实验仪器及材料74LS00 二输入端四与非门 3片74LS86 二输入端四异或门 1 片74LS54 四组输入与或非门 1片三、实验内容（如果有可能，附上仿真图）1.组合逻辑电路功能测试。

（1）.用2片74LS00组成图2.1所示逻辑电路。

为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

（2）.图中A、B、C接电平开关，Y1，Y2接发光管电平显示。

（3）.接表2.1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式。

（4）.将运算结果与实验比较。

表2.1Y1=A+B Y2=(A’*B)+(B’*C)2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可有一个集成异或门和二个与非门组成如图2.2。

图2.2（1）.在实验仪上用异或门和与门接成以上电路。

A、B接电平开关K，Y，Z接电平显示。

（2）.按表2.2要求改变A、B状态，填表。

表2.23.（1）.写出图2.3电路的逻辑表达式。

（2）.根据逻辑表达式列真值表。

表2.3（5）按原理图选择与非门并接线进行测试，将测试结果记入表2.4，并与上表进行比较看逻辑功能是否一致。

4. 测试用异或、与或和非门组成的全加器的逻辑功能。

全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。

（1）.画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。

（2）.找出异或门、与或非门和与门器件按自己画出的图接线。

接线时注意与或非门中不用的与门输入端接地。

（3）.当输入端A i、B i及C i-1为下列情况时，用万用表测量S i和C i的电位并将其转为逻辑状态填入下表。

实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。

2(验证半加器、全加器、奇偶校验器的逻辑功能。

二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。

本实验中有全加器的逻辑功能的测试，又有半加器、全加器的逻辑设计。

通过实验要求熟练掌握组合逻辑电路的分析和设计方法。

实验中使用的二输入端四异或门的电路型号为74LS86，四位二进制全加器的型号为74LS83A，其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器，它接收两个四位二进制数(A~A，B~B)，和一个进位输入(C)，并对每一位产生二进制和14140 (Σ~Σ)输出，还有从最高有效位(第四位)产生的进位输出(C)。

该组件有144越过所有四个位产生内部超前进位的特点，提高了运算速度。

另外不需要对逻辑电平反相，就可以实现循环进位。

三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器，分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB，AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器，并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器，并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC，ABC，ABC，ABC00000 1 0 1 0C,ABC，ABC，ABC，ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0，，，，，，，，Y,AB，ABC，AB，ABC,A,BC，A,BC0 1 1 0 1 00001 0 1 0 1 ，，，，，，,A,BC，A,BC,A,B,C0001 1 1 1 1，，，，，，C,ABC，C，AB，ABC,AB，A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式，， Y,A,B,C0，， C,AB，A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。

《数字电子技术B》实验报告班级：姓名学号：实验二组合逻辑电路（半加器、全加器）一、实验目的1.掌握组合逻辑电路的功能测试。

2.验证半加器和全加器的逻辑功能。

3.学会二进制数的运算规律。

二、实验仪器及材料74LS00 二输入端四与非门 3片74LS86 二输入端四异或门 1 片74LS54 四组输入与或非门 1片三、实验内容（如果有可能，附上仿真图）1.组合逻辑电路功能测试。

（1）.用2片74LS00组成图2.1所示逻辑电路。

为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

（2）.图中A、B、C接电平开关，Y1，Y2接发光管电平显示。

（3）.接表2.1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式。

（4）.将运算结果与实验比较。

表2.1Y1=A+B Y2=(A’*B)+(B’*C)2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可有一个集成异或门和二个与非门组成如图2.2。

图2.2（1）.在实验仪上用异或门和与门接成以上电路。

A、B接电平开关K，Y，Z接电平显示。

（2）.按表2.2要求改变A、B状态，填表。

表2.23.（1）.写出图2.3电路的逻辑表达式。

（2）.根据逻辑表达式列真值表。

表2.3（5）按原理图选择与非门并接线进行测试，将测试结果记入表2.4，并与上表进行比较看逻辑功能是否一致。

4. 测试用异或、与或和非门组成的全加器的逻辑功能。

全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。

（1）.画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。

（2）.找出异或门、与或非门和与门器件按自己画出的图接线。

接线时注意与或非门中不用的与门输入端接地。

（3）.当输入端A i、B i及C i-1为下列情况时，用万用表测量S i和C i的电位并将其转为逻辑状态填入下表。

半加器全加器的工作原理和设计方法实验报告
一、实验目的
1、了解数字电路的基本运算电路，如半加器和全加器。

二、实验器材
集成电路IC：74LS86、74LS83A、定时器CD4017
三、实验原理
1、半加器
半加器的功能是对两个二进制位的加法进行部分运算，即进行逐位相加，得到次位的进位信号和本位的和信号，半加器的运算法则如下：
• 0+0=0，S=0，C=0
其中，S为和信号，C为进位信号。

半加器的逻辑电路图如图1所示：
其中，传输门XOR gate为异或门，SUM为和信号输出端，CARRY为进位信号输出端。

2、全加器
图2. 全加器逻辑电路图
四、实验内容
将集成电路74LS86的引脚定义为X1、X2、不连、SUM、CARRY，输入进位信号CARRY 为不连，依次连接如图3所示，将本位输入信号接到X1和X2引脚上，再将SUM和CARRY 引脚接到示波器上，调节示波器显示参数，观察和进位信号输出情况。

将全加器的电路图按照原理图进行布线，如图4所示：
五、实验结果
将X1和X2输入信号分别输入1和0，观察示波器上和进位信号输出情况如图5所示：
图5. 半加器实验结果
该结果表明，1+0=1，和信号S=1，进位信号C=0，符合半加器的逻辑运算法则。

3、实验验证了半加器和全加器的逻辑运算法则和逻辑电路设计方法。

实验⼆：半加器、全加器及其应⽤数字电路实验报告姓名：班级：学号：同组⼈员：实验⼆半加器、全加器及其应⽤⼀、实验⽬的1．了解74LS00、74LS86芯⽚的内部结构和功能； 2．了解全加器和全减器的结构和功能； 3．进⼀步熟悉逻辑电路的设计和建⽴过程。

⼆、实验设备1、数字电路试验箱2、74LS00、74LS86三、实验原理1、半加/减器原理两个⼆进制数相加/减，能实现半加/减。

实现半加操作的电路叫做半加器。

表1是半加/减器的真值表。

图1是半加器的符号。

A 表⽰被加数，B 表⽰加数，S 表⽰半加和，C 表⽰向⾼位的进/借位，M 为控制端，当M 为1时是半减器，M 为0时是半加器。

表1半加/减控制端图12、全加/减器原理全加器能进⾏加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图2是全加器的符号，如果⽤A i 、B i 分别表⽰A 、B 的第i 位，C i-1表⽰为相邻低位来的进位数，S i 表⽰为本位和数（称为全加和），C i 表⽰为向相邻⾼位的进位数。

则根据全加运算规则可列出全加器的真值表；同理，全减器真值表也可列出。

如表2（M 为1表⽰全减，M 为0表⽰全加）。

加/减控制端图2表23、画卡诺图并化简得到逻辑表达式半加/减器逻辑表达式：S=A⊕BCO=（M⊕A）B=((（M⊕A）B)’1)’全加/减器逻辑表达式：S i=A⊕B⊕C i-1C i=BC +（B⊕C i-1）（A⊕M）=((BC) ’（（B⊕C i-1）（A⊕M））’)’四、实验内容半加/减器器的电路图为简明起见，在此不画出，仅画出全加/减器的电路图。

电路图说明：开关从左⾄右依次控制A、B、Ci-1、M。

全加/减器电路图M=0时为全加器，A=0,B=Ci-1=1时，实验结果如下图：M=1时为全减器，A=1,B=1，Ci-1=1时，实验结果如下图：五、实验结果1、半加、减验证结果：Array结论：验证结果符合半加、半减真值表的结果。

全加器实验报告
目录
1. 实验目的
1.1 实验原理
1.1.1 全加器的定义
1.1.2 全加器的结构
1.2 实验器材
1.3 实验步骤
1.4 数据处理与分析
1.5 实验结论
实验目的
本实验旨在通过实验操作，加深对全加器的理解，掌握全加器的工作原理及实际应用。

实验原理
全加器的定义
全加器是一种加法电路，用于实现两个二进制数的相加操作。

它能够接受两个输入信号和一个进位信号，输出一个和以及一个进位信号。

全加器的结构
全加器由两个半加器和一个OR门组成。

半加器用于处理两个输入位的和，另一个输入位用于进位。

OR门用于将两个半加器的结果进行最终相加。

实验器材
- 电源
- 逻辑门集成电路
- 连接线
- 示波器
实验步骤
1. 按照电路图连接逻辑门集成电路和电源。

2. 设定输入信号的值，观察输出信号的变化。

3. 调节进位信号，观察输出信号的变化。

4. 记录实验数据。

数据处理与分析
通过实验数据的记录和分析，我们可以验证全加器的工作原理，理解其逻辑运算过程，进一步加深对加法电路的理解。

实验结论
通过本次实验，我们成功实现了全加器的搭建并观察了其工作原理。

加深了我们对加法电路的理解，为进一步学习数字电路奠定了基础。

加法器实验报告一、实验目的本实验目的是通过学习数字电路中的加法器基本原理，掌握加法器的设计方法和加法器的应用。

二、实验原理1.加法器的定义加法器是一种数字电路，用于进行二进制数的加法运算。

加法器的核心是二进制累加器，可以将两个二进制数进行相加，并将结果以二进制形式输出。

2.半加器半加器是最基本的加法器，在实际电路中被广泛应用。

半加器可以对两个二进制位进行加法运算，并得出最低位的结果和进位信号。

半加器的电路图如下：半加器的真值表如下：|输入A|输入B|输出S|进位C||----|----|----|----|| 0 | 0 | 0 | 0 || 0 | 1 | 1 | 0 || 1 | 0 | 1 | 0 || 1 | 1 | 0 | 1 |4.四位全加器四位全加器可以对两个四位二进制数进行加法运算，其电路图如下：其中，Ci为上一位的进位信号，Si为本位的结果，CO为当前的进位信号。

三、实验器材101实验箱、数字电路板、八位拨动开关、VCC接口线、GND接口线、LED灯、7408四个与门芯片、7404六个反相器芯片、7483两个四位全加器芯片。

四、实验步骤1.搭建半加器电路将7408与门芯片的1、2、3、4引脚分别接入VCC电源，6、7、8、9引脚接入GND电源。

将输入的A、B二进制数接入7408与门芯片的1、2引脚，将输入的A、B二进制数经过反相器反向后接入7408与门芯片的3、4引脚，将输出的S、Cn+1接入LED灯，连接电路如下图所示：五、实验结果1.半加器和全加器电路测试结果：通过八位拨动开关分别输入二进制数11和10，经过半加器和全加器电路处理后，实验箱LED灯分别显示结果1和01，如下图所示：六、实验总结通过本次实验，我对加法器的基本原理有了更深层次的理解，并掌握了加法器的设计方法和加法器的应用。

在实验的过程中，我遇到了一些问题，在老师的指导下，通过反复尝试和理论分析，终于成功解决了问题，对自己的动手实验能力和实际问题的解决能力有了更进一步的提高。

一、实验原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。

该电路有3个输出变量，分别是两个加数Ai，Bi和一个低进位Ci—-1,2个输出变量。

分别是本位Si和向高进位Ci。

二、实验过程
1，使用中小规模集成电路来设计组合电路是最常见的逻辑电路。

根据设计任务的要求建立输入，输出变量，并列出真值表。

2设计步骤，
1）根据题意列出真值表，再填入卡诺图。

2）由卡诺图得出逻辑表达式，并演化成“与非”的形式
3）根据逻辑表达式画出用“与非门”构成的逻辑电路
4）用实验验证逻辑功能
在实验装置适当位置选定3个14插座，按照集成块定位标记插好集成块74LS20
按图接好，输入端至逻辑开关。

实验提示：
对于非门而言，如果一个与门中的一条或几条如入引脚不被使用，则需将他们接高电平，如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。

三、实验数据
半加器功能测试
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1 全加器功能测试
A i
B i
C i S i C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 00 1
1 1 1 0 1
四、实验所得
学会了全加器，半加器的接法，从原理上懂得了选择器的使用方法。

实验六半加器和全加器实验一、实验概述本实验是通过使用74LS00和74LS86来验证半加器和全加器的功能。

二、实验目的1、掌握半加器的工作原理及电路组成2、掌握全加器的工作原理及电路组成3、学习及掌握组合逻辑电路的设计、调试方法三、实验预习要求1、查出74LS86、74LS00芯片的引脚图及其各引脚功能2、推导由与非门构成半加器、全加器的逻辑表达式3、按实验内容要求设计半加器、全加器的实验线路图四、实验原理1、半加器两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

表6.4-1是半加器的真值表，图6.4-1为半加器的符号，A表示加数；B表示被加数；S表示半加和；C表示向高位的进位。

A图6.4-1 表6.4-1从二进制数加法的角度看，真值表中只考了两个加数本身，没有考虑低位来的进位，这就是半加器一词的由来。

由真值表可得半加器逻辑表达式2、全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图6.4-2是全加器的符合，如果用Ai 、Bi 表示A 、B 两个数的第i 位，Ci-1表示为相邻低位来的进位数，Si 表示为本位和数（称为全加和），Ci 表示为向相邻高位的进位数，则根据全加运算规则可列出全加器的真值表如表6.4-2。

图6.4-2表6.4-2利用图形法可以很容易地求出S 、C 的简化函数表达式。

五、 Proteus 使用的元器件1. LOGICPROBE(BIG) //逻辑探头（大）。

2. LOGICSTATE //逻辑状态输入。

AB C B A B A B A S =⊕=+=A B C 1-⊕⊕=i i i i C B A S ii i i i i B A C B A C +⊕=-1)(3.74LS86 //四2输入异或门。

4.74LS00 //2输入4与非门。

六、实验要求1、半加器控制半加器的A、B端的电平，观察Y、Z的结果是否跟真值表一样。

2、全加器控制全加器的Ai、Bi和Ci-1端的电平，观察Si、Ci的结果是否跟真值表一样。

浙江万里学院实验报告
课程名称：电子技术基础
实验名称：半加器与全加器实验专业班级：
一、实验目的
1.学习使用异或门组成半加器和全加器；
2.测试集成4位二进制全加器74LS83的逻辑功能。

二、实验内容
1.用异或门和与非门构成半加器(电路如图所示)
半加器输入、输出关系表
2.用异或门和与非门构成全加器
（其他图类似，省略）
全加器输入、输出关系
3.74LS83型4位二进制加法器功能测试(电路图如图所示)
（其他图都是类似的，所以就省略）
4.用74LS83实现十六进制到BCD码的转换
(其他图类
似，所以省略) 实验小结
通过实验异或门和非门构成的半加器和全加器的实验，让我掌握了两种门是如何构成全、半加器，怎么实现逻辑功能，通过课上连接的实物电路图和课下的仿真得到数据，通过数据分析得到了所要预期的结果和功能；然后通过74LS83型4位二进制加法器和74LS83的十六进制到BCD 码的转换这2个实验，明白了74LS83加法器的逻辑功能，但是74LS83的十六进制到BCD 码的转化由于比较复杂，通过和同学、老师交流解决了一些难点，并且通过仿真得到了实验结果。

一、实验目的1. 掌握全加器的基本原理和设计方法。

2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。

3. 培养动手实践能力和团队合作精神。

二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。

一个n位全加器可以由n个1位全加器级联而成。

本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。

半加器的输出包括一个和位S和一个进位位C。

2. 全加器：全加器由两个半加器和一个或门组成。

当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。

全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。

2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。

3. 编译工程：完成原理图设计后，进行编译操作。

Quartus II将对原理图进行综合、实现和编程下载等步骤。

4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。

5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。

四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。

2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。

测试结果与仿真结果一致，说明全加器设计正确。

电子通信与软件工程系2013-2014学年第2学期《数字电路与逻辑设计实验》实验报告--------------------------------------------------------------------------------------------------------------------- 班级：姓名：学号：成绩：同组成员：姓名：学号：---------------------------------------------------------------------------------------------------------------------一、实验名称：组合逻辑电路（半加器全加器及逻辑运算）二、实验目的：1、掌握组合逻辑电路的功能调试2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

三、实验内容：1．组合逻辑电路功能测试。

（1）．用2片74LS00组成图4.1所示逻辑电路。

为便于接线和检查．在图中要注明芯片编号及各引脚对应的编号。

（2）．图中A、B、C接电平开关，YI，Y2接发光管电平显示．（3）。

按表4。

1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式．（4）．将运算结果与实验比较．2．测试用异或门（74LS86）和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图4.2．（1）．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．（2）．按表4．2要求改变A、B状态，填表．3．测试全加器的逻辑功能。

（1）．写出图4．3电路的逻辑表达式。

（2）．根据逻辑表达式列真值表．（3）．根据真值表画逻辑函数S i 、Ci的卡诺图．（4）．填写表4．3各点状态（5）．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．实验结果：表4．1输入输出A B C Y1 Y20 0 0 1 1 1 1 0 0111111111111111111Y1=A+B Y2=（A’·B）+（B’·C）表4．2输入端 A 0 1 0 1B 0 0 1 1输出端Y 0 1 1 0Z 0 0 0 1 表4Ai BiC1 i Y Z X1 X2 X3 S i C i0 0 0 0 0 1 1 1 0 00 1 0 1 0 1 0 1 1 01 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 1 00 1 1 1 1 0 1 1 0 11 0 1 1 1 0 1 1 0 1 1 1 1 0 1 1 1 0 1 1表4．4输入端Ai0 0 0 0 1 1 1 1Bi0 0 1 1 0 0 1 1C1 i0 1 0 1 0 1 0 1输出端Ci0 0 0 1 0 1 1 1Si0 1 1 0 1 0 0 1 Y=A’B+AB’Z=CX1=A’B+C’+AB X2=A’B’+AB+C X3=A’B+AB’+C’Si=A’B’C+A’BC’+AB’C+ABC Ci=AC+AB+BC实验总结：此实验中因本就缺少一块74LS00的芯片导致线路不完整，原本打算用74LS20来代替74LS00，但电路还是出现了问题，原以为是电路接线的问题，也重新接线过，但是情况毫无变化。

实验二半加器、全加器及其应用班级：姓名: 学号：同组人员：一、实验目的1、掌握74LS00和74LS86实现半加器和全加器的方法。

2、了解算术运算电路的结构二、实验设备1、数字电路实验箱2、74LS00、74LS86三、实验原理1、半加/减器原理两个二进制数相加/减，能实现半加/减。

实现半加操作的电路叫做半加器。

表2.6.1是半加/减器的真值表。

图2.6.1是半加器的符号。

A表示被加数，B表示加数，S表示半加和，C表示向高位的进/借位，M为控制端，当M为1时是半减器，M为0时是半加器。

0 0 0 0 0 0 0 1 1 0 0 1 0 1 00 1 1 0 11 0 0 0 0 1 0 1 1 1 1 1 0 1 0 1 1 1 0 0M表2.6.1半加/减控制端图2.6.12、全加/减器原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图2.6.2是全加器的符号，如果用Ai、Bi分别表示A、B的第i位，Ci-1表示为相邻低位来的进位数，Si表示为本位和数（称为全加和），Ci 表示为向相邻高位的进位数。

则根据全加运算规则可列出全加器的真值表；同理，全减器真值表也可列出。

如表2.6.2（M为1表示全减，M为0表示全加）。

CiM Ai Bi Ci-1 Si0 0 0 0 0 00 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 10 1 1 1 1 11 0 0 0 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1M全加/减控制端图 2.6.2表2.6.2四、实验内容1、验证半加/减器（1）分析：由真值表可得：卡诺图ABM00 01 11 101 111S=A⊕BMAB00 01 11 100 11 1CO=（M⊕A）·B=((（M⊕A）·B)’·1)’（2）实验电路图分别对应真值表2.6.1验证各种情况。