全差分CMOS运算放大器的设计毕业设计

邮局订阅号：82-946360元/年技术创新电子设计《PLC 技术应用200例》您的论文得到两院院士关注一种高增益CMOS 全差分运算放大器的设计Design of a High-gain CMOS Fully Differential Operational Amplifier(江南大学)李杨先顾晓峰浦寿杰LI Yang-xian GU Xiao-feng PU Shou-jie摘要:设计了一种用在高精度音频Σ-ΔA/D 转换器中的高增益CMOS 全差分运算放大器。

该运算放大器采用了套筒式共源共栅结构和开关电容共模反馈电路。

通过分析和优化电路性能参数,实现了高增益和低功耗。

采用SMIC 0.35μm CMOS 工艺,经Spectre 仿真验证,电路在3.3V 电源电压和2.6pF 负载电容条件下,单位增益带宽为110MHz,开环直流电压增益达76dB,功耗为1.4mW 。

关键词:运算放大器;套筒式共源共栅;高增益;A/D 转换器中图分类号:TN402文献标识码:AAbstract:A high -gain CMOS fully differential operational amplifier has been designed for the application to high -resolution audio Σ-ΔA/D converters.The telescopic cascade structure and the switched capacitor common -mode feedback circuit were adopted in this operational amplifier.High gain and low power dissipation were achieved by analyzing and optimizing the circuit parameters.The Spectre simulation using SMIC 0.35μm CMOS process shows that,with 3.3V power voltage and 2.6pF capacitor load,the circuit has a unity-gain bandwidth of 110MHz,an open-loop gain of 76dB and a power dissipation of 1.4mW.Key words:Operational amplifier;Telescopic cascade;High-gain;A/D converter文章编号:1008-0570(2009)10-2-0207-031引言运算放大器作为模拟系统和混合信号系统中的一个重要电路单元,广泛应用于数/模与模/数转换器、有源滤波器、波形发生器和视频放大器等各种电路中。

全差分运算放大器设计岳生生（200403020126）一、设计指标以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下：✧直流增益：>80dB✧单位增益带宽：>50MHz✧负载电容：＝5pF✧相位裕量：>60度✧增益裕量：>12dB✧差分压摆率：>200V/us✧共模电压：2.5V (VDD=5V)✧差分输入摆幅：>±4V二、运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于0.5V ，输出端的所有PMOS管的,DSAT PV之和也必须小于0.5V 。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

三、性能指标分析1、 差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益1351113571135135753()m m m o o o o o m m m m o o o o m m g g gg gg G A R r rr r g g r r r r=-=-=-+第二级增益92291129911()m o o o m m o o gg G AR r rgg=-=-=-+整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++2、 差分压摆率 （>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

全差分运算放大器设计岳生生（0126）一、设计指标以上华CMOS 工艺设计一个全差分运算放大器，设计指标如下：直流增益：>80dB单位增益带宽：>50MHz负载电容：＝5pF相位裕量：>60度增益裕量：>12dB差分压摆率：>200V/us共模电压：(VDD=5V)差分输入摆幅：>±4V运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于，输出端的所有PMOS 管的,DSAT PV之和也必须小于。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

性能指标分析差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12）第一级增益 1351113571135135753()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r=-=-=-+P第二级增益92291129911()m o o o m m o o g g G A R r r g g=-=-=-+P 整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++差分压摆率 （>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

CMOS运算放大器版图设计毕业论文目录前言 (5)第1章绪论 (6)1.1 课题背景 (6)1.1.1 研究背景 (6)1.1.2研究容 (7)1.2 电路设计流程 (8)1.3 主要工作以及任务分配 (10)1.3.1主要工作 (10)1.3.2 任务分配 (10)第2章版图基础知识 (11)2.1 版图的设计简介 (11)2.1.1 版图的概念 (11)2.1.2 版图中层的意义 (11)2.2 CMOS工艺技术 (14)2.2.1概述 (14)2.2.2 CMOS工艺的一些主要步骤 (15)2.2.3 CMOS制造工艺的基本流程 (16)2.3 设计规则 (18)2.4 MOS集成运放的版图设计 (22)第3章 CMOS运算放大器简介 (23)3.1 概述 (23)3.2两级CMOS运算放大器的优点 (24)3.3 两级运算放大器原理简单分析 (24)第4章 CMOS运算放大器的仿真 (27)4.1 概述 (27)4.2 MOS运算放大器技术指标总表 (27)4.3仿真数据 (29)4.3.1 DC分析 (29)4.3.2测量输入共模围 (30)4.3.3 测量输出电压围 (31)4.3.4 测量增益与相位裕度 (33)4.3.5 电源电压抑制比测试 (34)4.3.6 运放转换速率和建立时间分析 (36)4.3.7 CMRR的频率响应测量 (38)第5章算放大器版图设计 (40)5.1 Cadence使用说明 (40)5.2 版图设计 (42)5.3 CMOS运放版图 (43)第6章总结 (44)参考文献 (44)致谢词 (45)外文资料原文 (45)外文资料译文 (46)第1章绪论1.1 课题背景1.1.1 研究背景运算放大器（简称运放）是具有很高放大倍数的电路单元。

在实际地电路中，通常结合反馈网络共同组成某种功能模块。

由于早期应用于模拟计算机中，用以实现数字运算，故得名“运算放大器”。

目录摘要 (3)第一章引言 (3)§ (3)§ CMOS 电路的发展和特点 (5)第二章CMOS运算放大器电路图 (8)§Pspice软件介绍 (8)Pspice运行环境 (12)Pspice功能简介 (12)§CMOS运算放大器电路图的制作 (14)§小结 (20)第三章版图设计 (20)§L-EDIT软件介绍 (20)§设计规则 (21)§集成电路版图设计 (24)PMOS版图设计 (24)NMOS版图设计 (27)CMOS运算放大器版图设计 (27)优化设计 (32)第四章仿真 (40)§DRC仿真 (41)§LVS 对照 (42)第五章总结 (48)附录 (50)参考文献 (52)致谢 (53)摘要介绍了CMOS运算放大电路的版图设计。

并对PMOS、NMOS、CMOS运算放大器版图、设计规则做了详细的分析。

通过设计规则检查（DRC）和版图与原理图对照（LVS）表明，此方案已基本达到了集成电路工艺的要求。

关键词：CMOS 放大器 NMOS PMOS 设计规则检查版图与原理图的对照AbstractThe layout desigen of CMOS operation amplifer is presented in this the layouts and design rules of PMOS,NMOS, and CMOS operation amplifer. The results of design rule check(DRC)and layout verification schmatic(LVS) shown that the project have already met to the needs of IC fabricated processing. Keywords: CMOS Amplifer NMOS PMOS DRC LVS第一章引言1．1 集成电路版图设计的发展现状和趋势集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。

全差分运算放大器设计岳生生（200403020126）一、设计指标以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下：✧直流增益：>80dB✧单位增益带宽：>50MHz✧负载电容：＝5pF✧相位裕量：>60度✧增益裕量：>12dB✧差分压摆率：>200V/us✧共模电压：2.5V (VDD=5V)✧差分输入摆幅：>±4V二、运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于0.5V ，输出端的所有PMOS管的,DSAT PV之和也必须小于0.5V 。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

三、性能指标分析1、 差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益1351113571135135753()m m m o o o o o m m m m o o o o m m g g gg gg G A R r rr r g g r r r r=-=-=-+第二级增益92291129911()m o o o m m o o gg G AR r rgg=-=-=-+整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++2、 差分压摆率 （>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

目录1 引言 (1)2 软件介绍 (3)3 运算放大器设计基础 (5)3.1运放的主要性能指标 (5)3.2运算放大器的基本结构 (6)3.2.1全差分运放 (6)3.2.2套筒式结构 (7)3.2.3折叠式结构 (8)4 系统总体设计 (10)4.1电路设计的整体结构 (10)4.2 主放大电路设计 (11)4.3 偏置电路的设计 (13)4.4 输出级的设计 (13)4.5 共模反馈的设计 (14)4.6 总体布局 (15)5 仿真与分析 (17)5.1运放直流与交流特性 (17)5.2噪声特性分析 (19)5.3电源抑制比 (19)5.4设计指标 (20)5.5放大器参数 (21)6 版图设计与分析 (22)6.1 L-Edit介绍 (22)6.2版图设计规则 (22)6.3基本器件版图设计 (23)6.3.1 NMOS版图设计 (23)6.3.2 电容电阻版图设计 (24)6.4版图的总体设计 (26)6.4.1主电路模块版图 (26)6.4.2偏置模块版图 (27)6.4.3输出模块版图 (27)6.4.4整体模块版图 (28)6.5 LVS版图比对 (29)7 结论 (31)谢辞 ................................................................................................... 错误!未定义书签。

参考文献 .. (32)附录1 (33)附录2 (35)1 引言集成运算放大器（Integrated Operational Amplifier）简称集成运放，是由多个CMOS管与电容电阻通过耦合方式实现提高增益的模拟集成电路[1]。

集成运放具有增益高、输入阻抗大、输出阻抗低、共模抑制比高和失调与漂移性小等优点，而且当输入电压值为零时，输出值也为零。

集成运放是构成常用集成电路系统的通用模块[2] [3]。

天津大学硕士学位论文基于CMOS全差分运算放大器的全集成有源滤波器的设计姓名:刘莉申请学位级别:硕士专业:电路与系统指导教师:滕建辅20090501摘要随着集成电路技术和通信技术的发展,全集成有源滤波器的设计已经成为国际学术界所关注的前沿课题之一。

特别是近年来,片上系统(System…on a Chip 的发展也迫切需要解决有源滤波器的全集成问题。

本文在全面归纳总结国内外全集成有源滤波器的研究现状和发展动态的基础上,从网络综合理论出发,较系统地研究了基于信号流图模拟法的全集成有源滤波器的设计技术,利用双端接载的无源LC梯形滤波电路具有响应对元件变化灵敏度低的优点,将其作为原型滤波器,详细地推导了六阶Butterworth低通滤波器和六阶Chebyshev带通滤波器的信号流图,并实现了相应的基于反相积分器的有源RC滤波器和全差分有源RC滤波器。

并从全集成的角度出发,着重研究了作为滤波器的关键部分的全差分运算放大器的特性对全集成有源滤波器的性能的影响,在此基础上设计了一种适合于本文中所设计的全集成有源RC低通和带通滤波器的宽摆幅、低功耗的全差分运算放大器。

在设计及仿真过程中,具体的研究了运算放大器的各项性能指标对全集成有源滤波器的选频特性和稳定性的影响,给出了在滤波器设计过程中如何选择适当的运算放大器的方法。

滤波器电路采用了特许半导体(Chartered0.35urn CMOS工艺进行设计。

通过使用Cadence设计环境下的Spectre工具仿真,运放单位增益带宽达到 128MHz,相位裕度为61。

,低频增益78dB,功耗小于1.3mW,保证了全集成有源滤波器的选频特性和稳定性。

仿真结果表明,全集成有源RC低通和带通滤波器的各项性能指标都满足设计要求,并实现了滤波器的低功耗设计。

关键词:全集成有源滤波器信号流图CMOS全差分运算放大器AB STRACTWith the development of integrated circuit and telecommunication technologies, the design of full-integrated active filters has become one of the mo st important advances in analog VLSI and attracted much attention in the academic world. Particularly,in recent years,the problem,which cries for solving,isthe full.integration of the active filters,for the development of System-on-a-Chip.In this dissertation,the international and national researches status quo and the developing trends ofthe full-integrated active filters are systematically reviewed.The design technology of full-integrated active filters that based on the theory of network synthesis and signal flow graph is deeply studied.On the basis of the doubly terminated LC ladder prototype,whose magnitude response is extraordinarily insensitive to perturbations of the LC elements and to the terminating resistances,the detailed signal flow graphs of sixth-order Butterworth low-pass fiker and sixth—order Chebyshev band-pass filter are derived respectively,and the corresponding active RC filters based on inverting integrator and full-differential active RC filters are realized. Focusing on the full-integration,special emphasis is laid tO po缸OUt the influence that the performance of the fully differential operational amplifier makes to the active filters.According tO the analysis,a fully differential operational amplifier with wider unity・gain bandwidth and low power is designed for the sixth-order Butterworth low-pass filter and sixth-order Chebyshev band—pass filter inthis paper,and then a practical method for choosing the suitable operational amplifieris proposed.Filter ckcuk is designed with Chartered O.35I_tm CMOS technology ckcuit is simulated by the Spectre in Cadence,Unity-gain bandwidth of operational amplifier is reached 128MHz,phase margin is 61。

全差分CMOS运算放大器的设计全差分CMOS运算放大器（Fully Differential CMOS Operational Amplifier）是一种常用于模拟、混合信号和通信电路中的放大器。

全差分运算放大器结合了差分放大器和普通运算放大器的优点，具有更好的共模抑制、抗干扰能力和更高的增益。

1.设计差动放大器：差动放大器是全差分CMOS运算放大器的核心部分，其一般由两个输入差分对和一个负载电阻组成。

在设计差动放大器时，首先需要确定放大器的增益、带宽和功耗等要求。

然后，选择适当的晶体管尺寸和偏置电流来满足这些要求。

2.设计电流镜：电流镜主要用于稳定差动放大器的工作点。

常用的电流镜电路有P型电流镜和N型电流镜。

在设计电流镜时，需要考虑放大器的输入阻抗、输出阻抗和功耗。

3.设计共模反馈电路：共模反馈电路主要用于提高全差分CMOS运算放大器的共模抑制比。

在设计共模反馈电路时，需要确定合适的电压分压比例和电容值，以及选择合适的晶体管尺寸和偏置电流。

4.偏置电流源设计：5.电源设计：6.输入和输出接口设计：7.稳定性分析和优化：在设计全差分CMOS运算放大器时，还需要进行稳定性分析和优化。

常用的稳定性分析技术有迭代法、校正法和频率响应法。

稳定性优化技术有补偿电容法、极点分布法和增益调整法。

8.仿真和验证：最后，设计完成的全差分CMOS运算放大器需要进行仿真和验证。

常用的仿真和验证工具有SPICE软件、电路仿真器和实验测量仪器。

通过仿真和验证，可以评估放大器的性能和电路的可靠性。

最后，需要注意的是，在进行全差分CMOS运算放大器的设计时，应遵循设计规范和标准，如功耗规范、电压规范和噪声规范，以确保设计的可靠性和一致性。

同时，应密切关注工艺制程、温度变化等因素对电路性能的影响，并进行相应的校准和补偿。

CMOS全差分低噪声运算放大器的研究与设计摘要运算放大器在现代科技的各个领域得到了广泛的应用，如A/D与D/A转换器、有源滤波器、自动增益控制器等，针对不同的应用领域出现了不同类型的运放。

本文详细介绍了一种可以用在微弱信号测量系统和高保真要求的音频系统中的全差分结构低噪声运放，使用0.18微M的CMOS工艺实现，供电电压是1.8V，根据低噪声的要求选择了合适的结构，在第一级采用PMOS作为输入端的套筒式共源共栅放大电路，第二级使用共源电路，在减少运放内部器件产生的噪声同时，考虑了减少外界的电源串扰噪声影响，完成了主电路的设计，另外为了使差分电路的输出直流电压偏置在理想位置，分析并设计了基于负反馈原理的共模反馈电路。

文章的最后对电路的重要参数如直流增益、相位裕度及输入参考噪声做了比较详细的分析与推导，并在SUN工作站上使用Cadence的模拟设计工具IC5033对电路进行了全面的仿真，仿真的结果显示在1 KHz处的输入参考噪声可以达到6nV币弧左右，这是一个相当好的结果。

关键词：运放低噪声全差分CMOS工艺目录摘要1目录1前言2第一章运算放大器的原理与应用31.1运算放大器的原理31.1.1理想运放31.1.2实际运放51.2全差分运放61.3运放的基本应用71.4低噪声运放的应用8第二章MOS器件工作原理102. 1 MOS器件基础102. 2 MOSFET的闭值电压112. 3 MOSFET的工作区域112. 3. 1线性区112. 3. 2饱和区132. 4二级效应152. 4. 1体效应152. 4. 2沟道长度调制效应162. 4. 3亚阈值效应172. 5 MOS管的小信号模型17第三章CMOS单级放大器193.1反相器193.1.1有源负载反相器193. 1. 2电流源负载反相器203. 2差分放大器203. 2. 1共模输入范围213. 2. 2差分放大器的增益213. 3共源共栅放大器22第四章电路噪声234. 1噪声幅值分布234. 2系统对噪声的影响244. 3器件噪声254. 3. 1电阻的热噪声254. 3. 2 MOS管的沟道热噪声254. 3. 3 MOS管闪烁噪声25第五章全差分低噪声运算放大器的设计255. 1低噪声运算放大器的结构设计255.1.1低噪声运算放大器的整体结构255.1.2主电路的设计265. 1. 3共模反馈电路的设计275. 2运放主要参数的仿真分析285. 2. 1运放的开环增益的仿真与分析285. 2. 2运放频率补偿的仿真与分析295.2.3运放电源纹波抑制比的仿真与分析325.2.4运放噪声的仿真与分析325.2.5运放线性度的仿真与分析335. 2. 6运放速度的仿真与分析345.2.7运放的温度特性35结束语36参考文献36前言运算放大器的本质是一个高增益的放大器，它可能是现代模拟电路中最通用和重要的单元，其地位可以相当于数字电路中的“门”电路，在外部反馈网络的配合下，它的输出与输入电压(或电流)不需要依赖开环关系，而是可以灵活地实现各种特定的函数关系，因此可以对不同的信号进行组合、处理。

《IC课程设计》报告快速全差分CMOS 运算放大器的设计姓名：学号：班级： 1院系：专业：同组人姓名：李四王二目录1设计目标 (1)2相关背景知识 (1)3设计过程 (2)3.1 电路结构设计 (2)3.1.1 电路结构的选择 (2)3.1.2 折叠式共源共栅 (4)3.1.3 共模反馈电路 (5)3.1.4 偏置电路 (6)3.1.5 频率补偿 (7)4 电路仿真 (7)5 讨论 (9)6 收获和建议 (9)参考文献 (9)1设计目标设计一带宽为500MHz的全差分CMOS运算放大器。

设计指标如下：工作电源电压：3.3V开环增益：≥65 dB单位增益带宽: ≥500MHz相位裕量：≥50 degree差分压摆率: ≥200V /μs负载电容: =2pF差分输出摆幅: ≥±2V谐波失真：≤0.1%静态功耗：尽可能小2相关背景知识科学技术的发展带来了各行各业的改革，各种新型的高科技产品不断被应用到我们生活和生产中。

科技进步同样也带来了电表行业的改革，传统的老式机械表已经不适应现代的生活需求，更先进的数字电表将取而代之。

电表计量芯片是数字电表的核心，它的性能在很大程度上决定了该电表的性能。

而在电表计量芯片中需要将电流、电压信号转换成数字信号以便进行高精度的后续处理，这就需要用到数模转换器（Analog to Digital Converter）。

一个高性能的数模转换器则是先进的电表计量芯片必不可少的。

目前随着大规模集成电路的发展，Sigma -delta 数模转换器（Sigma-delta ADC）得到了迅速的发展并广泛应用于通讯、音频处理和精密测量方面。

在电表计量芯片中也广泛采用这用结构以实现高精度的数模转换。

3设计过程3.1 电路结构设计3.1.1 电路结构的选择根据上表所提供的性能要求，由于普通的单级结构运放无法提供这么大的增益，而三级或更多级结构将带来稳定性的问题，对此我们选择具有两级放大功能的运算放大器。

CMOS全差分跨导运算放大器的建模与设计傅文渊;凌朝东【摘要】Research of high-speed and high-gain transconductance amplifier with the structure of gain-boost, the mathematical modeling and Matlab simulation is presented for gain-boost operational amplifier. Designed operational amplifier is used in 12 bit 100 M SPSADC, and the optimal design on the auxiliary amplifier bandwidth can be obtained. Simulation results show that gain is 106 dB which increses of 55 dB if an auxiliary operational amplifier is added. Besides, if we the auxiliary operational, dominant pole is greatly reduced and non-dominant pole slightly decreases, but the addition of auxiliary amplifier does not affect the speed of the operational amplifier.%研究带增益自举结构的高速、高增益跨导运算放大器,并对增益自举运放建立数学模型和进行Matlab仿真验证.将设计的运算放大器应用于12 bit 100 M SPS模数转换器(ADC)中,可得到辅助运放的带宽的最佳设计.仿真结果表明:添加辅助运放后,可以达到106 dB的增益,增加了55 dB；添加辅助运放后的主极点较之前大大减小,次主极点略有减小,但辅助运放的添加并不会影响运放使用时的速度.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2012(033)001【总页数】4页(P23-26)【关键词】运算放大器;全差分跨导;增益自举;模数转换器;互补金属氧化物半导体【作者】傅文渊;凌朝东【作者单位】华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008【正文语种】中文【中图分类】TP722.770.2在高速、高精度流水线型模数转换器中，模拟信号经采样保持后得到的信号将经过多级流水线级进行处理.每个流水线级的输入信号经过Flash模数转换器（ADC）得到对应的数字码，而其中无法被分辨的残余信号被本级放大后再输出到下一级进行处理［1］，得到残差信号并将其放大的电路即为残差放大器（MDAC）.残差放大器是以运放为基础搭建的开关电容放大器，其精度和速度直接影响到整个流水线ADC的速度和精度.为满足高精度，要求运算放大器必须具有非常高的开环增益，倾向于选择多级结构和长沟道器件［2］；为了实现高速，要求运算放大器具有大的单位增益带宽，而单级运放结构和短沟道器件是能够满足的［3］.然而，两者不可避免会产生冲突，解决问题的关键是寻找一种满足要求的折衷结构.增益自举技术大大增加了输出阻抗以提高运放增益［4］，但并不增加额外的共源共栅器件，不会影响主运放的输出摆幅、单位增益带宽.基于增益自举结构的运算放大器［5］利用辅助运放来提高增益，且不会影响运放的输出共模范围和速度，适用于高速、高精度模数转换器.本文基于12bit 100MSPS模数转换器，设计全差分跨导运算放大器，并对增益自举运放建立数学模型和Matlab仿真验证.采用增益自举运算放大器结构，其频率响应特性近似为单极点系统，并能实现高增益、大带宽和快速建立时间，如图1所示.该运算放大器由一个套筒式共栅共源主运放和两个辅助运放构成.M1的工作像一个反馈电阻，检测输出电流并把电流转换为电压；然后，将电压经辅助放大器A1通过M2的栅端反馈到输出电流上，以此减小M2漏极电压的变化对Vx的影响，从而使输出电流更加稳定，得到更高的输出阻抗.设辅助运放直流增益为Aadd，根据电流－电压反馈原理，电路的输出阻抗增大了Aadd倍.因此，主运放的套筒式共栅共源结构加上辅助运放后，其运放的直流增益增大为在增益自举技术中，辅助运放A1的添加会影响主运放的性能，因此需要分析两者的关系，使整体运放达到最好的指标.考虑整体运放的开环特性，为简单计，设辅助运放为单极点系统，其传输函数为此时，增益自举运放的增益可以表示为式（3）中：gm1为输入管 M1 管跨导；CL 为负载电容；Rout（s）是频率的函数.Rout（s）的表示式为式（4）中：gm2为 M2 管跨导；rds1与rds2分别为 M1 与 M2 管的输出阻抗.将式（4）代入式（3），可得到把式（2）代入式（5）并化简，可得到总的开环增益为从式（6）可以看到，增益自举运放存在一个左半平面零点，其值等于辅助运放的单位增益带宽（WGB），即ωZ＝Aaddω1＝WGBadd.由式（6）可以推导出其主极点和次主极点分别为式（8）中：第1项为辅助运放的单位增益带宽；第2项为没有添加增益自举技术时主运放的主极点.当次主极点的第1项远大于第2项时，第2个极点p1≈Aaddω1≈ωZ.由此可以看出，辅助运放对整体运放产生了位置很相近的一个零极点对.进一步考虑其闭环特性.在首级残差放大器中，运算放大器处于反馈系数为β的闭环结构中.此时，闭环传输函数可表示为从式（10）中可以看出，零极点对的存在给运放的建立特性带来了影响.为了尽量减小其影响，必须使τ1＞τ2，则要求β·WGBmain＜WGBadd，同时确保Vout 数值有效，则有.由此可得当满足上述要求时，辅助运放的频率特性对整个放大器的频率特性没有太大的影响.增益自举的单位增益带宽主要由主运放的单位增益带宽决定，可表示为针对辅助运算放大器的主极点，编写Matlab程序，得出辅助运放的主极点和整体运放的建立时间、峰值电压和峰值时间的关系图，如图2所示.由图2可知，当辅助运放的主极点增大时，运放的峰值时间将减少，且减少趋势逐步降低；在300～750MHz时，峰值时间变化最小.同时，运放的峰值电压随着辅助运放主极点增大而增加.在320～890MHz之间，运放的建立时间随着辅助运放主极点的增加而减少，但变化幅度较少（低于0.003 7%）.因此，可以得出辅助运放的主极点在320～890MHz之间变化时，对增益自举运算放大器的建立时间影响不大，而在220～230MHz之间，运放建立时间减少1ns，变化幅度较为剧烈（10%）.此时，辅助运放的主极点将对整体运放产生迟滞作用，增大整体运放的建立时间.由此得到设计时在满足式（13）条件的基础上，辅助运算放大器的单位增益带宽不需太大，可以得到功耗和速度的优化.除了考虑辅助运放的频域、时域特性外，还必须考虑到其对整体运放共模输入范围和输出摆幅的影响［6-7］.辅助运算放大器采用折叠型共栅共源运放结构，不会影响整体运放的输出摆幅.由于两个辅助输入共模电平的不同，其输入管分别为PMOS管和NMOS管.图3是输入对管为NMOS管的辅助运放A1.图3中，A2也同为折叠式共栅共源运放，只是输入对管类型不同.运放仿真性能指标：开环增益为102dB；单位增益带宽为1.95GHz；相位裕度为62°；建立时间为4.8ns；负载电容为3.5pF；供电电源为3.3V.在有、无增益自举结构情况下，套筒运放在添加增益自举结构前后的幅频特性和相频特性，如图4所示.图4中：A为振幅增益；φ为相位裕度；f为频率.从图4中可知，仿真结果和理论研究基本相符.在未加增益自举结构时，运放仅能达到51dB的增益；添加辅助运放后，可以达到106dB的增益，满足首级MDAC 对运放增益的要求.在图4中还可以看到，添加辅助运放后的主极点较之前大大减小，次主极点略有减小.这是由于辅助运放的添加增大了该点的寄生电容.但是，由于增益的提高，运放的单位增益带宽及相位裕度在两种情况下基本不变，证明辅助运放的添加并不会影响运放使用时的速度.系统分析了在Pipeline ADC设计中增益自举结构的跨导运算放大器特性，揭示了辅助运算放大器对整体运算放大器带宽影响的数学机理，对模数混合信号电路设计者有较大的参考价值.【相关文献】［1］GALTON S E.A digitally enhanced 1.8－V 15－bit 40－MSample／s CMOS Pipelined ADC［J］.IEEE Journal of Solid－State Circuits，2004，39（12）：2126－2138.［2］QUINN P J，VAN ROERMUND A H M.Design and optimization of multi－bit front－end stage and scaled back－end stages of pipelined ADCs［J］.IEEE ISCAS，2005，40（3）：1964－1967.［3］BULT K，GEELEN G J G M.A fast－settling CMOS op amp for SC circuits with 90－dB DC gain［J］.IEEE Journal of Solid－State Circuits，1990，25（6）：1379－1384.［4］LOTFI R，TAHERZADEH－SANI M，AZIZI M Y，et al.Systematic design for power minimization of pipelined analog－to－digital converters［C］∥International Conference on Computer Aided Design.San Jose：［s.n.］，2003：371－374.［5］CHOKSI O，CARLEY R L.Analysis of switched－capacitor common－mode feedback circuit［J］.IEEE Transactions on Circuit and Systems（Ⅱ）：Analog and Digital Signal Processing，2003，50（12）：：906－917.［6］GRAY P R.Analysis and design of analog integrated circuits［M］.New York：Wiley，2000.［7］凌朝东，黄群峰，张艳红，等.脑电信号提取专用电极芯片的设计［J］.华侨大学学报：自然科学版，2007，28（3）：260－263.。