当前位置：文档之家 › 第三章_门电路

第三章_门电路

  • 格式：ppt
  • 大小：2.79 MB
  • 文档页数：128

下载文档原格式

  / 128

合集下载

第三章门电路

第三章门电路

缺点：因为饱和管的消散时间长，门的传输时延大，可达25ns
第三章门电路
三、电阻－晶体管逻辑门（RTL）
或非门 无源上拉电阻输出：
非门
无源上拉 电阻输出
输出低电平时为低内阻，输出高电平时为高内阻 因此，这类门在输出高电平时负载能力差，能带动同类门的
数目少
第三章门电路
3-3 晶体管－晶体管逻辑门（TTL）
D
K
V
F
IF
V
RL
F
IF
RL
(2)加反向电压VR时，二极管截止，反向电流IS可忽略。
二极管相当于一个断开的开关。
D
K
V
R
IS
RL
V
R
RL
可见，二极管在电路中表现为一个受外加电压vi控制的开关。 当外加电压vi为一脉冲信号时，二极管将随着脉冲电压的 变化在“开”态与“关”态之间转换。
2、肖特基二极管 肖特基二极管是一种专门 设计的、开关时间极短的 二极管，开关时间trr仅为 100ps。 另外，肖特基二极管的正向阈值电压Vth约为0.3V，也比 硅管的低
一、二极管开关特性 1、二极管特点
正向阈值 对硅管约为0.7~0.8V 对锗管约为0.3V
第三章门电路
二极管的近似特性曲线 导通区Ⅰ： 导通内阻，约数十欧 截止区Ⅱ： 反向内阻，约数百欧 反向击穿区Ⅲ： 击穿内阻，约数欧
第三章门电路
(1)加正向电压VF时，二极管导通，管压降VD可忽略。二极
管相当于一个闭合的开关。
（2）、用达林顿对管T3-T4代 替T4-D3管，使输出高 电平时内阻进一步减小， 增加了输出拉电流
第三章门电路
L-TTL （1）省去了保护二极管

第3章 门电路

第3章 门电路
山东大学(威海)机电与信息工程学院 邹晓玉 26
TP
+VDD Y
VDD 0 A 0 1 Y 1 0
A
TN
表达式： Y=A’
电压传输特性和电流传输特性
截 止 区 ： TN 截 止 ， TP 导 通 ， 输入低电平， 输出高电平； 电流iD≈0。 使用时不应长 时 间 工 作 在 BC 段，以免因功 耗大而损坏。
山东大学(威海)机电与信息工程学院 邹晓玉 5
客观世界中，没有理想开关
乒乓开关、继电器、接触器等的静态特性十分
接近理想开关，但动态特性很差，无法满足数字
电路一秒钟开关几百万次乃至数千万次的需要。
半导体二极管、三极管和MOS管做为开关使用时，
其静态特性不如机械开关，但动态特性很好。
山东大学(威海)机电与信息工程学院
山东大学(威海)机电与信息工程学院 邹晓玉 8
动态特性：
二极管从截止变为导通和从导通变为截止都需 要一定的时间。通常后者所需的时间长得多。 反向恢复时间tre ：二极管从导通到截止所需的 时间。 一般为纳秒数量级（通常tre ≤5ns ）。
若输入信号频率过高，二极管会双向导通，失 去单向导电作用。因此高频应用时需考虑此参数。
(1) 截止区： uGS< UT，未形成导电沟道，id=0 (2) uGS>UT，导电沟道形成，有id产生，分两个区：
可变电阻区： UDS较小， id随UDS线性增加,且UGS越大，
斜率越大，等效电阻越小
可变电 阻区
恒流区：
恒流区
UDS较大, id不随UDS 的增加程学院
山东大学(威海)机电与信息工程学院 邹晓玉 2
获得高、低电平的基本原理
开关S断开，输出电压为VCC (高电平)； 开关S闭合，输出电压为0 (低电平)；

数字逻辑第3章 门电路

数字逻辑第3章 门电路

逻辑式：Y=A + B
逻辑符号： A 1
B
Y
电压关系表
uA uB uY
0V 0V 0V 0V 3V 2.3V 3V 0V 2.3V 3V 3V 2.3V
真值表
ABY
0
0
0
0
1
1
1
0
1
1
1
1
三、三极管非门
5V
利用二极管的压降为0.7V， 保证输入电压在1V以下时，
电路可靠地截止。
A(V) Y(V) <0.8 5 >2 0.2
II H &
II L &
… …
NOH
I OH (max) I IH
N MIN ( NOH , NOL )
NOL
IOL(max) I IL
六、CMOS漏极开路门（OD）门电路（Open Drain）
1 . 问题的提出
普通门电路
在工程实践中，往往需要将两个门的输出端 能否“线与”？
并联以实现“与”逻辑功能，称为“ 线与 。
输入 0 10% tr tf
tPHL
输出
tPLH
tr：上升时间
tf：下降时间 tw：脉冲宽度 tPHL：导通传输时间
tPLH：截止传输时间
平均传输延迟时间 （Propagation delay)
tpd= tpHL+ tpLH 2
5、功耗： 静态功耗：电路的输出没有状态转换时的功耗。 动态功耗：电路在输出发生状态转换时的功耗。
PMOS
NMOS
3、增强型MOSFET的开关特性
iD管可变子类型恒
VGS1 击开/关的条（件1）N沟道增强开型/M关O的S等FE效T电：路

数字电子技术基础第三章

数字电子技术基础第三章

二、交流噪声容限
反相器对窄脉冲 的噪声容限—交 流噪声容限远高 于直流噪声容限。
交流噪声容限受 电源电压和负载 电容的影响。
图3.3.23 CMOS反相器的交流噪声容限
三、动态功耗
动态功耗：当CMOS 反相器从一种稳定工 作状态突然转变到另 一种稳定的过程中， 将产生附加的功耗。
PD=PC+PT PD为总动态功耗 PC为对负载电容充放
图3.3.xx CMOS三态门电路结构之三 可连接成总线结构。还能实现数据的双向传输。
3.3.6 CMOS电路的正确使用
一、输入电路的静电防护
1、在存储和运输CMOS器件时最好采用金属屏蔽层 作包装材料，避免产生静电。
2、组装、调试时，应使电烙铁和其他工具、仪表、 工作台面等良好接地。操作人员的服装、手套等选用 无静电的原料制作。
图3.5.34 OC门输出并联的接法及逻辑图
2.1 概述
常用的门电路在逻 辑功能上有: 与门、 或门、非门、与非 门、或非门、与或 非门、异或门等几 种。
单开关电路 互补开关电路
图3.1.1 获得高、低电平的基本原理
图3.1.2 正逻辑与负逻辑
一些概念
1、片上系统（SoC） 2、双极型TTL电路 3、CMOS
1961年美国TI公司,第一片数字集成电路 （Integrated Circuits, IC）。
C=1时 Vo=RL*Vi/(RL+RTG) RTG越小越好，并且希望不 受输入电压变化。
图3.3.39 CMOS模拟开关接 负载电阻的情况
四、三态输出的CMOS门电路
高阻态。 此电路结构 总是接在集 成电路的输 出端。
图3.3.40 CMOS三态门电路结构之一

第3章门电路

第3章门电路

&Y
4
第三章门电路
2.二极管或门
图3.2.6 二极管或门
A/V B/V Y/V
000 0 3 2.3 3 0 2.3 3 3 2.3
AB
Y
0
0
0
0
1
1
1
0
1
1
1
1
Y=A+B A
B
A
≥1
Y
Y
B
北方工业大学信息工程学院
叶青制作
5
３.３ TTL门电路
第三章门电路
集成电路(IC)：在一块半导体基片上制作出一个完整的逻辑电路所 需要的全部元件和连线。使用时接：电源、输入和输出。
北方工业大学信息工程学院
叶青制作
3
第三章门电路
1.二极管与门
设：VCC=5V, VIH=3V, VIL=0V
A/V 0 0 3 3
B/V 0 3 0 3
Y/V 0.7 0.7 0.7 3.7
AB
Y
00
0
01
0
10
0
11
1
图3.2.5 二极管与门
Y=AB
A B
北方工业大学信息工程学院
YA B
叶青制作
1.电路
(5v)
EN:使能端，控制端 R1
R4 R2
VB1 0.9V 4.3V 0.9V
T4
A B
T1
T2
D3 Y 2.9V
T5 (Vo)
3.6V EN 0.2V
D
R3
3.6V
北方工业大学信息工程学院
叶青制作
31
（三）三态输出门电路（TS） 1.电路
第三章门电路

第 三 章 逻辑门电路

第 三 章 逻辑门电路

是构成数字电路的基本单元之一
CMOS 集成门电路 用互补对称 MOS 管构成的逻辑门电路。
TTL 集成门电路 输入端和输出端都用 三极管的逻辑门电路。
CMOS 即 Complementary Metal-Oxide-Semiconductor TTL 即 Transistor-Transistor Logic 按功能特点不同分 普通门 输出 三态门 CMOS (推拉式输出) 开路门 传输门 EXIT
CE(sat) CE
B
C
uI 增大使 uBE > Uth 时，三极管开始导通， iB > 0，三极管工作于放 大导通状态。
uBE < Uth E
三极管 截止状态 等效电路
EXIT
iC 临界饱和线 M T IC(sat) + uBE S Q
放大区
IB(sat)
uI=UIH
饱 和 区
O UCE(sat)
t
uI 负跳变到 iC 下降到 0.1IC(sat) 所需的时间 toff 称 为三极管关断时间。 通常 toff > ton
UCE(sat) O
开关时间主要由于电 通常工作频率不高时， 荷存储效应引起，要提高 可忽略开关时间，而工作 开关速度，必须降低三极 频率高时，必须考虑开关 管饱和深度，加速基区存 速度是否合适，否则导致 储电荷的消散。 不能正常工作。 EXIT t
iB 0，iC 0，C、E 间相当 于开关断开。
三极管 截止状态 等效电路
E
Uth为门限电压 EXIT
iC u S 为放大和饱和的交界点，这时的临界饱和线I 增大使 iB 增大， 放大区 从而工作点上移， iC 增 iB 称临界饱和基极电流，用 IB(sat) 表示； M T 相应地，IC(sat) 为临界饱和集电极电流； S 大，uCEI减小。 IC(sat) B(sat) UBE(sat) 为饱和基极电压； 饱 Q UCE(sat) 为饱和集电极电压。对硅管， 和 截止区 UBE(sat) 0.7V， UCE(sat) 0.3V。在临 A 区 界饱和点三极管仍然具有放大作用。 U O N u

数电第三章门电路

数电第三章门电路
15
§3.4 TTL门电路
数字集成电路：在一块半导体基片上制作出一个 完整的逻辑电路所需要的全部元件和连线。 使用时接：电源、输入和输出。数字集成电 路具有体积小、可靠性高、速度快、而且价 格便宜的特点。
TTL型电路：输入和输出端结构都采用了半导体晶 体管，称之为: Transistor— Transistor Logic。
输出高电平
UOH (3.4V)
u0(V)
UOH
“1”
输出低电平
u0(V)
UOL
UOL (0.3V)
1
(0.3V)
2 3 ui(V)
1 2 3 ui(V)
阈值UT=1.4V
传输特性曲线
理想的传输特性 28
1、输出高电平UOH、输出低电平UOL UOH2.4V UOL 0.4V 便认为合格。 典型值UOH=3.4V UOL 0.3V 。
uA t
uF
截止区： UBE< 死区电压， IB=0 ， IC=ICEO 0 ——C、 E间相当于开关断开。
+ucc
t
4
0.3V
3.2.3MOS管的开关特 恒流区：UGS>>Uth ， UDS
性： +VDD
0V ——D、S间相当于 开关闭合。
R
uI
Uo
Ui
NMO S
uO
夹断区： UGS< Uth， ID=0 ——D、S间相当于开关断开。
3.3.4 其它门电路
一、 其它门电路
其它门电路有与非门、或非门、同或门、异或门等等,比如：
二、 门电路的“封锁”和“打开”问题
A B
&
Y
C
当C=1时，Y=AB.1=AB

第3章门电路

第3章门电路
Digital Electronics Technolo20g2y0/12/29
3.3 CMOS门电路
6. CMOS电路的优点
（1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。
（2）抗干扰能力很强。 输入噪声容限可达到VDD/2。
（3）电源电压范围宽。 多数CMOS电路可在3～18V的电源电压范围内正常
Digital Electronics Technolo20g2y0/12/29
3.2 半导体二极管门电路
2. 二极管与门
3. 二极管或门
A Y
B
Digital Electronics Technolo20g2y0/12/29
3.3 CMOS门电路
MOS门电路：以MOS管作为开关元件构成的门电路。 MOS门电路，尤其是CMOS门电路具有制造工艺简单、 集成度高、抗干扰能力强、功耗低、价格便宜等优点，得 到了十分迅速的发展。
3.3 CMOS门电路
➢ 功耗 ❖ 静态功耗: 逻辑电路输出状态不发生变化时的功耗。
大多数CMOS电路具有很低的静态功耗，所以在很 多低功耗的场合采用CMOS集成电路。
❖ 动态功耗: 逻辑电路输出状态发生变化时的功耗， 其值比静态功耗大得多。
PCCLVD 2D f
PTCPD VD 2 D f PDPCPT
buses.
RP IOLmax
VP
ILL Z=VOLmax RL
Digital Electronics Technolo20g2y0/12/29
3.3 CMOS门电路
❖ 施密特触发器
VOUT
5.0
VT-
VT+
2.1 2.9 5.0 VIN
Voltage of hysteresis =VT+-VT-

数电-第三章逻辑门电路

数电-第三章逻辑门电路
典型时序逻辑电路
了解和掌握常见时序逻辑电路的原理和应用，如寄存器、 计数器、顺序脉冲发生器等。
可编程逻辑器件应用
1 2
可编程逻辑器件简介
了解可编程逻辑器件的基本概念和分类，如PAL、 GAL、CPLD、FPGA等。
可编程逻辑器件编程
学习使用相应的开发工具和编程语言，对可编程 逻辑器件进行编程和配置，实现特定的逻辑功能。
典型组合逻辑电路
了解和掌握常见组合逻辑电路的 原理和应用，如编码器、译码器、
数据选择器、比较器等。
时序逻辑电路分析与设计
时序逻辑电路分析
分析时序逻辑电路的工作原理，包括触发器的状态转换、 时钟信号的作用等，进而理解电路的功能。
时序逻辑电路设计
根据实际需求，设计实现特定功能的时序逻辑电路。包括 确定输入、输出变量，选择适当的触发器类型，画出状态 转换图或时序图等步骤。
数电-第三章逻辑门 电路
• 逻辑门电路基本概念 • 基本逻辑门电路 • 复合逻辑门电路 • 逻辑门电路应用 • 逻辑门电路实验与仿真 • 逻辑门电路总结与展望
目录
Part
01
逻辑门电路基本概念
逻辑门定义与分类
逻辑门定义
逻辑门是数字电路中的基本单元 ，用于实现基本的逻辑运算功能 ，如与、或、非等。
逻辑符号为带有小圆圈的与门符号。
或非门电路
01
02
03
或非门逻辑功能
实现输入信号的逻辑或操 作，并取反输出结果。
或非门符号
逻辑符号为带有小圆圈的 或门符号。
或非门真值表
输入全为0时，输出为1； 输入有1时，输出为0。
异或门电路
异或门逻辑功能
实现输入信号的异或操作， 即输入信号相同时输出为0， 不同时输出为1。

第三章 门电路

第三章 门电路

-
-
当VI为高电平VIH=Vcc时，D截止，Vo=Vcc ，输出高 电平。
当VI为低电平VIL=0时，导通，Vo=0 ，输出低电平.。
实际的二极管特性 曲线如下图：
并非我们假设的理想特性，其特性
i
O
v
即其反向电阻不是无穷大（有反向饱和电流IS),正向 电阻不为0，且其导通有一定的起始电压。
常等效成下列几种情况： 1） 当外电路电源VSS和等效电阻RS都很小时： VON S VSS VSS RS RS D
rD
2） 当二极管的导通压降与外电路电源VSS不能 忽略，二极管的正向电阻与外电路电阻相比可以 忽略时：
VSS RS VSS S VON
D
RS
在数字电路中，高电平一般仅为3V或5V，故VON的影响 不可忽略。所以常等效为这种方式。（硅二极管的导通 压降VON=0.7V，锗二极管的导通压降VON=0.3V。）
为满足输出电平变换、吸收大负载电流、 以及实现线与等需要，有时将输出级电路结构 改为一个漏级开路的MOS管，构成漏级开路输 出的门电路——OD门。
VDD
例：漏级开路 的与非门
VDD
'
Y A B
两个OD门的线与
Y=?
4）CMOS传输门和双向模拟开关
传输 门电 路结 构
T2 vI/ vO
VDD
VGS(th) ----Mos的开启电压。
MOS管的基本开GS< VGS(th) 时，
Mos管截止， iD ≈0 。输出VO为高
电平，Mos管的D—S之间就象一个断
开的开关。 当VI= VGS> VGS(th)时，
Mos管导通， iD =VDD/(RD+rDS). 输出VO= iD* rDS ≈0,

第三章_门电路

第三章_门电路

空穴
+3
硼原子
+4
10
归纳
1、杂质半导体中两种载流子浓度不同，分为多 ◆数载流子和少数载流子（简称多子、少子）。 2、杂质半导体中多数载流子的数量取决于掺杂 ◆ 浓度，少数载流子的数量取决于温度。
◆ 3、杂质半导体中起导电作用的主要是多子。 ◆ 4、N型半导体中电子是多子，空穴是少子；
P型半导体中空穴是多子，电子是少子。
多数载流子（多子）：电子。取决于掺杂浓度； 少数载流子（少子）：空穴。取决于温度。
8
N型半导体
磷原子
+4
+4
多余电子
+5
+4
9
2）P型半导体
在硅或锗晶体（四价）中掺入少量的三价元素硼， 使空穴浓度大大增加。 多数载流子（多子）：空穴。取决于掺杂浓度； 少数载流子（少子）：电子。取决于温度。
+4
+4
D
+ vＩ -
当vI=VIH时，D截止，vO=VCC=VOH
用vI的高低电平控制二极管的开关状态， 在输出端得到高、低电平输出信号
33
二极管的开关特性
i
E
D
正向导通时
20℃
UD(ON)≈0.7V（硅） 0.3V（锗）
U(BR) IS 0 Uon u
RD≈几Ω ～几十Ω
相当于开关闭合
34
二极管的等效模型
求： uO的波形 解： 此类电路的分析方法： 将二极管看成理想二极管
当D的阳极电位高于阴极电位时， D导通，将D作为一短路线； 当D的阳极电位低于阴极电位时， D截止，将D作为一断开的开关； 10V 5V
uO
ui
t

数字电子技术基础：第三章 逻辑门电路

数字电子技术基础：第三章 逻辑门电路

逻辑符号
C
vI /vO
TG
vO /vI
C
C
υo/ υI
2. CMOS传输门电路的工作原理
vI /vO
5V到+5V
C
+5V
TP +5V vO /vI
5V TN
5V
C
设TP:|VTP|=2V， TN:VTN=2V
I的变化范围为－5V到+5V。
c=0=-5V， c =1=+5V
1）当c=0， c =1时 GSN= -5V (－5V到+5V)=(0到-10)V
在由于电路具有互补对称的性质，它的开通时间与关 闭时间是相等的。平均延迟时间：<10 ns。
动态功耗
CMOS反相器的PD与f和 2 VDD
CMOS反相器从一个稳定状态转变到另一个稳定状态时所产生的功耗
PD=PC+PT
分布电容CL充放电引起的功耗： PC CL fVD2D
CMOS管瞬时交替导通引起的功耗：PT CPD fVD2D
74标准系列 74LS系列
74AS系列
74LVC 74VAUC 低(超低)电压 速度更加快 与TTL兼容 负载能力强 抗干扰 功耗低
74ALS
3.1 概述
门电路：实现基本逻辑/复合逻辑运算的单元电路
逻辑状态的描述—— 正逻辑：高电平→1，低电平→0 负逻辑：高电平→0，低电平→1
缺点：功耗较大/速度较慢
VDD VIH(min) I OH(total) I IH(total)
… …
I0H（total) &1
+V DD RP
&
&1
IIH（total) &

数电-第三章 门电路

数电-第三章 门电路

三、门电路概述 • 工艺分类 –双极型门电路 双极型门电路 – MOS门电路 门电路 – Bi-CMOS电路 电路 • 基本逻辑门电路 –与门、或门、非门 与门、或门、 与门 • 常用门电路 –与门、或门、非门 与门、 与门 或门、 –与非门、或非门、与或非门、同或、异或 与非门、 与非门 或非门、与或非门、同或、
A B ≥1 L=A+B
逻辑电平关系 正逻辑
真值表
VD1 A VD2 B R Y
A/V B/V Y/V
0 0 3 3 0 3 0 3 0 2.3 2.3 2.3
A B
0 0 1 1 0 1 0 1
Y
0 1 1 1
只有A、B同时为低电平（0V），Y才为低电平 （0V）。即：只有A+B=0，才有Y=0。 只要A、B中有一个为高电平（3V），Y就为高电 平（2.3V），即：只要A+B=1，则Y=1。 这种或门电路同样存在“电平偏离” 这种或门电路同样存在“电平偏离”和带载能力差的问 题
四、二极管或门 或门
VD1 A
Y 2.7V 0V
3V 0V A、B——输入，Y——输出 VD2 B 以A=1为例 设：UIH=3V， UIL=0V 0V 二极管正向导通压降 UDF=0.7V。
R
只要A、B中有一个为高电平（3V）， 则相应的二极管导通， Y就为低电平（2.3V），即：只要A+B=1，则Y=1。 只有A、B同时为低电平（0V），两个二极管均截止。 Y才为低电平（0V）,即：只有A+B=0，才有Y=0 所以：管的截止条件和等效电路 当输入信号uI=UIL=0.3V时（UBE=0.3V<0.5V） i 三极管截止，B=0， iC ≈ 0， uO=UOH=UCC 可靠截止条件为:UBE<0V 截止时，iB、iC都很小，三个极均可看作开路

第三章_CMOS门电路

第三章_CMOS门电路
18
MOS管作负载时，对信号源的要求很低，不需要 信号源提供电流。
第一页 上一页 下一页
最后 一页
结束 放映
19
二、输出特性（反映CMOS带负载能力） 1、低电平输出特性 即T2管的输出 特性曲线
第一页 上一页 下一页
最后 一页
结束 放映
VIH=VDD越大，VGS越大， 则导通内阻越小， IOL相 同，因此VOL越小。
二氧化硅 二氧化硅
++ NN
++ NN
PP 衬底 衬底
B B
5
第一页 上一页 下一页
最后 一页
结束 放映
定义： 开启电压（ UT）——
-
S
VGS
VDS
G - i D
-D
二氧化硅
沟道刚开始形成时的栅源
电压UGS。（一般2 ~ 3V）
N沟道增强型MOS管的基本特性： uGS ＜ UT，管子截止，iD= 0； uGS ＞UT，管子导通，有iD。 电流iD 越大。 可通过改变 uGS 改变 iD 的大小，因此是电压控制元件。
24
第一页 上一页 下一页
最后 一页
结束 放映
漏极开路的门电路（OD门）（Open-Drain）
VDD2
VDD1
使用时必须外接上拉电阻
D vO
内部逻辑 A B
RL
Y=(AB)'
A B Y
G
TN•
S
OD与非门逻辑符号
74HC03电路结构
与OC门类似，能实现线与连接、电平转换，提高驱动能力。 电平转换：vI：0~VDD1 vO：0~VDD2
C 电路结构 VTN=︱VTP︱
如何判断MOS管的源极和漏极？ 根据MOS管工作时的电流方向： PMOS管从S端流向D端； NMOS管由D端流向S端。

第三章TTL门电路

第三章TTL门电路

饱和区 (DE)
VI继续升高， VO不变化
16
TTL反相器
3、输入端噪声容限
输入端噪声容限示意图
若输入信号偏离正常的 低电平而升高，输出高电 平不立刻变化。同样，输 入信号偏离正常高电平而 升高时，输出的高电平不 立刻改变。 在保证输出高、低电平基 本不变（或说变化大小不超、 过允许限度）的条件下，输 入电平允许的波动范围称输 入端噪声容限。
发射结正 VBE偏 0,V： BVE
集电结反 VBC 偏 0,V： BVC
发 反 偏 射 V B E ： 结 0 ,V B V E 集电结反 VBC 偏 0,V： BVC
3
三极管PN结四种偏置方式组 合
发射结(be结) 集电结(bc结)
正偏
反偏
正偏
正偏
反偏
反偏
反偏
正偏
工作状态
放大状态 饱和状态 截止状态 倒置状态
iB>IBS，故三极管处于深度饱和状态，输出vO=VCE(sat)≈ 0V
10
TTL反相器
1、TT1输、TL入基反级极相由电器双阻的极R1电型、D三路1组极结成管构。、工作原理
由T4、T5和R4、 D2 组成输出级
倒相级由双极 型 三 极 管 T2 、 R2、R3组成。
D1:输入端钳 位二极管,可 抑制输入端 可能出现的 负极性干扰 脉冲,也可防 止输入电压 为负时T1的发 射极电流过 大,起到保护 作用.
戴维宁定理
bc e
8
P115 例3.5.1 在图3.5.7所示的反相器电路中,若VCC=5V，VEE= -8V， RC=1KΩ，R1=3.3KΩ，R2=10KΩ，三极管的电流放大系数β=20， 饱和压降VCE（sat）=0.1V，饱和导通内阻RCE（sat）=20Ω，输入的高 、低电平分别为VIH=5V、VIL=0V，试计算输入高、低电平时对应 的输出电平，并说明电路参数的设计是否合理。

门电路

门电路
5 0.7 iB = mA = 1mA 4.3
Y=A
3.3
CMOS逻辑门电路
PMOS
场 效 应 管
结型场效应管JFET
绝缘栅效应管IGFET
（MOS）
增强型 耗尽型
NMOS PMOS
NMOS
CMOS型：互补型（由N沟道和P沟道两种MOSFET组成的电路）
一、
NMOS管和PMOS管
晶体管的三个区：截止区、放大区、饱和区 MOS管的三个区：截止区、恒流区和可变电 阻区
D1 D2 导通 导通 导通 截止 截止 导通 截止 截止
Y=AB
A B
Y
5V 0V 5V 5V
2、二极管或门
5V 0V A D1 B D2 R Y
A
0 0 1 1
B
0 1 0 1
Y
0 1 1 1
3kΩ
uA uB
0V 0V 0V 5V 5V 0V 5V 5V
uY
0V 4.3V 4.3V 4.3V
D1 D2 截止 截止 截止 导通 导通 截止 导通 导通
toff = ts +tf
toff关断时间，
存储电荷消散时间
开关时间为纳秒级，它限制了三极管开关的工作速度
3.2.2 基本逻辑门电路
A
1、二极管与门
+VCC(+5V) R 3kΩ
B
0 1 0 1
Y
0 0 0 1
0 0 1 1
5V 0V
D1 A D2 B
Y
uA uB
0V 0V 0V 5V
uY
0.7V 0.7V 0.7V 5V
VOL≈0V
3）CMOS反相器的主要特性
CMOS 反相器的电压传输特性如图a所示。 CMOS 反相器的电流传输特性如图b
  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

4）在热或光激发下，使一些价电子 获得足够的能量而脱离共价键的束缚，成为 自由电子，同时共价键上留下一个空位，称 为空穴。
+4
+4
+4
+4
空
穴
+4
+4
+4
+4
自由电子 束缚电子 4
可见因热激发而出现的自由电子和空穴是同时成对出现的，称为电子空穴对。 5
5）自由电子和空穴的运动形成电流
+4
+4
+4
13
PN结处载流子的运动 漂移运动
P型半导体
内电场E
N型半导体
－－－ － － － －－－ － － － －－－ － － － －－－ － － －
+ +++ + + + +++ + + + +++ + + + +++ + +
空间电荷区 扩散运动
14
PN结处载流子的运动
漂移运动
P型半导体
内电场E
N型半导体
+ +++ + + + +++ + + + +++ + + + +++ + +
P型区
空间电荷区
N型区
17
1） PN结加正向电压时的导电情况
外加的正向电压有一部分降落在PN结区， 方向与PN结内电场方向相反，削弱了内电 场。于是,内电场对多子扩散运动的阻碍减 弱，扩散电流加大。扩散电流远大于漂移 电流，可忽略漂移电流的影响，PN结呈现 低阻性。
N型半导体
12
PN结及其单向导电性 一、 PN 结的形成
在同一片半导体基片上，分别制造P型半导体和N型半导体，经过载流子的扩散，在它们的交 界面处就形成了PN结。
因浓度差
多子的扩散运动漂移
多子的扩散和少子的漂移达到动态平衡
内电场阻止多子扩散
18
2. PN结加反向电压时的导电情况
外加的反向电压有一部分降落在PN结区，方向与PN 结内电场方向相同，加 强了内电场。内电场对多 子扩散运动的阻碍增强， 扩散电流大大减小。此时 PN结在区一的定少的子温在度内条电件场下的，由本征激发决定的少子浓 作度用是下一形定成的的，漂故移少电子流形大成的漂移电流是恒定的，基本 于上扩与散所电加流反，向可电忽压略的扩大散小无关，这个电流也称为反向 电饱和流电，流PN。结呈现高阻性。
第三章_门电路
1. 本征半导体
本征半导体的导电机理 1）最外层四个价电子。
纯净的半导体。如：硅和锗 2）共价键结构
Ge
Si
+4
+4
+4
+4
+4表示除去价电子后的原子
共价键共用电子对 2
形成共价键后，每个原子的最外层电子是八个，构成稳定结构。
+4
+4
+4
+4
共价键有很强的结合力，使原子规则排列，形成晶体。
PN结加反向电压（反向偏置）： P区接电源的负极、N区接电源的正极。 PN结呈现高电阻，处于截止状态。
21
三、PN结的电容效应 1. 势垒电容 PN结外加电压变化时，空间电荷区的宽度将发生变化，有电荷的积累和释放的过程， 与电容的充放电相同，其等效电容称为势垒电容Cb。
2. 扩散电容 PN结外加的正向电压变化时，在扩散路程中载流子的浓度及其梯度均有变化，也有电
共价键中的两个电子被紧紧束缚在共价键中，称为束缚电子，常温下束缚电子很难脱离共价键 成为自由电子，因此本征半导体中的自由电子很少，所以本征半导体的导电能力很弱。
3
3）在绝对0度和没有外界激发时,价电子完 全被共价键束缚着，本征半导体中没有可以运动 的带电粒子（即载流子），它的导电能力为0， 相当于绝缘体。
9
2）P型半导体 在硅或锗晶体（四价）中掺入少量的三价元素硼，使空穴浓度大大增加。
多数载流子（多子）：空穴。取决于掺杂浓度； 少数载流子（少子）：电子。取决于温度。
+4
+4
空穴
+3
+4
硼原子 10
归纳
1、杂质半导体中两种载流子浓度不同，分为多数载流子和少数载流子（简称多子、少子）。 ◆
2、杂质半导体中多数载流子的数量取决于掺杂浓度，少数载流子的数量取决于温度。 ◆
N型半导体
－－－ － － － －－－ － － － －－－ － － － －－－ － － －
+ +++ + +
+ + + + + + 所以扩散和漂移这一对
相反的运动最终达到平
+
+
+
+
+
+
衡，相当于两个区之间 没有电荷运动，空间电
荷区的厚度固定不变。
+ +++ + +
扩散运动 16
PN结
－－－ － － － －－－ － － － －－－ － － － －－－ － － －
－－－ － － － －－－ － － － －－－ － － － －－－ － － －
+ +++ + +
+ + + 内+电场越+ 强，+就使漂移运动越强， 而漂移使空间电荷区变薄。
+ +++ + +
+ +++ + +
扩散的结果是使空间电荷区逐渐加宽。 扩散运动 15
PN结处载流子的运动
漂移运动
P型半导体
内电场E
◆ 3、杂质半导体中起导电作用的主要是多子。
◆ 4、N型半导体中电子是多子，空穴是少子； P型半导体中空穴是多子，电子是少子。 11
杂质半导体的示意表示法
－－－ － － － －－－ － － － －－－ － － － －－－ － － －
P型半导体
+ +++ + + + +++ + + + +++ + + + +++ + +
7
2. 杂质半导体 在本征半导体中掺入某些微量杂质。 杂质半导体使某种载流子浓度大大增加。
1）N型半导体 在硅或锗晶体（四价）中掺入少量的五价元素磷，使自由电子浓度大大增加。
多数载流子（多子）：电子。取决于掺杂浓度； 少数载流子（少子）：空穴。取决于温度。
8
磷原子
N型半导体
+4
+4
+5
+4
多余电子
+4
在其它力的作用下，空穴吸引临近的电子来填补 ，这样的结果相当于空穴的迁移，而空穴的迁移 相当于正电荷的移动，因此可以认为空穴是载流 子。
6
归纳
本征半导体的导电机理
❖ 本征半导体中存在数量相等的两种载流子，即自由电子和空穴。
❖ 本征半导体的导电能力取决于载流子的浓度。
❖ 温度越高载流子的浓度越高本征半导体的导电能力越强。
19
归纳 ❖空间电荷区中没有载流子。
❖空间电荷区中内电场阻碍多子（ P中的 空穴、N中的电子） 的扩散运动。
❖空间电荷区中内电场推动少子（ P中的 电子、N中的空穴） 的漂移运动。
❖ P中的电子和N中的空穴（都是少子） 数量有限，因此由它们形成的漂移电流 很小。
20
二、PN结的单向导电性 PN结加正向电压（正向偏置）： P区接电源的正极、N区接电源的负极。 PN结呈现低电阻，处于导通状态。