下载文档原格式
第三章锁存器与触发器一、选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N2.一个触发器可记录一位二进制代码，它有个稳态。
A.0B.1C.2D.33.对于D触发器，欲使Q n+1=Q n，应使输入D= 。
A.0B.1C.QD.Q4.存储8位二进制信息要个触发器。
A.2B.3C.4D.85.对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= 。
A.0B.1C.QD.Q6.对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= 。
A.0B.1C.QD.Q7.在下列触发器中，有约束条件的是。
A.主从JK F/FB.主从D F/FC.同步RS F/FD.边沿D F/F8.对于JK触发器，若J=K，则可完成触发器的逻辑功能。
A.RSB.DC.TD.Tˊ9.欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A.J=K=0B.J=Q,K=QC.J=Q,K=QD.J=Q,K=0E.J=0,K=Q10.欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A.J=K=1B.J=Q,K=QC.J=Q,K=QD.J=Q,K=1E.J=1,K=Q11.欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=112.欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A.J=K=1B.J=1,K=0C.J=K=QD.J=K=0E.J=Q,K=0 13．欲使D触发器按Q n+1=Q n工作，应使输入D= 。
A.0B.1C.QD.Q14.下列触发器中，克服了空翻现象的有。
A.边沿D触发器B.主从RS触发器C.同步RS触发器D.主从JK触发器15.下列触发器中，没有约束条件的是。
A.基本RS触发器B.主从RS触发器C.同步RS触发器D.边沿D触发器16.为实现将JK触发器转换为D触发器，应使。
第3章集成逻辑门电路3-1 如图3-1a）～d）所示4个TTL门电路，A、B端输入的波形如图e）所示，试分别画出F1、F2、F3和F4的波形图。
A1A234a)b)c)d)F1F2F3F4BAe）图3-1 题3-1图解：从图3-1a）～d）可知，11F=，2F A B=+，3F A B=⊕，4F A B= ，输出波形图如图3-2所示。
F1F2F3F4AB图3-2题3-1输出波形图3-2 电路如图3-3a ）所示，输入A 、B 的电压波形如图3-3b ）所示，试画出各个门电路输出端的电压波形。
1A 23b)a)AB图3-3 题3-2图解：从图3-3a ）可知，1F AB =，2F A B =+，3F A B =⊕，输出波形如图3-4所示。
F 1F 2F 3AB图3-4 题3-2输出波形3-3在图3-5a ）所示的正逻辑与门和图b ）所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明F 和A 、B 之间是什么逻辑关系。
b)a)图3-5 题3-3图解：（1）图3-5a ）负逻辑真值表如表3-1所示。
表3-1 与门负逻辑真值表F 与A 、B 之间相当于正逻辑的“或”操作。
（2）图3-5b ）负逻辑真值表如表3-2所示。
表3-2 或门负逻辑真值表F 与A 、B 之间相当于正逻辑的“与”操作。
3-4试说明能否将与非门、或非门和异或门当做反相器使用？如果可以，各输入端应如何连接？解：与非门、或非门和异或门经过处理以后均可以实现反相器功能。
1）与非门：将多余输入端接至高电平或与另一端并联； 2）或非门：将多余输入端接至低电平或与另一端并联；3） 异或门：将另一个输入端接高电平。
3-5为了实现图3-6所示的各TTL 门电路输出端所示的逻辑关系，请合理地将多余的输入端进行处理。
b)a)AB=A B=+A BC DABC D图3-6 题3-5图解：a ）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连；b ）多余输入端接低电平或与另两个输入端的一端相连；c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平；d ）未用或门的两个输入端悬空或都接高电平。
习题33－1二极管门电路如图p3－1所示。
已知二极管导通压降为0.7V ，A,B,C 高电平输入为5V ，地电平输入为3V ，试分别列出电路的真值表，写出输出表达式。
若图（a ）输出高电平o 3H U V ≥,试计算负载电阻L R的最小值。
解：1F ，2F 随A,B,C 变化的电平真值表如下表所示：1F A B C =••2F A B C =++根据55OH OH L U V U R k −=Ω求得7.5k L R ≥Ω，即min 7.5k L R =Ω3－2TTL 与非门电路如图P3－2所示，如果在输出端电阻I R ，试计算I 0.5R k =Ω和I R ＝2k Ω时的输出电压i U 。
AB C 1F 2F LL L L L LL H L H LH L L H LH H L H HL L L H HL H L H HH L L H H H H H H解：I 0.5R k =Ω时，be150.50.6130.5I U U V −=×+＝。
I 2R k =Ω时，be15232I U U V −=×+＝1.7。
由于1be1be2be5b U U U U =++，1b U 不能大于2.1V ，111b be U U U =−,I U 最多不能超过1.4V ，所以此时I U 被嵌为在1.4V 。
3－3有两组TTL 与非门器件，分别测得他们的技术参数如下：A 组：oH min U ＝2.4V ，oL max U ＝0.4V ，iH min U ＝2V ，iL max U ＝0.8VB 组：oH min U ＝2.7V ，oL max U ＝0.5V ，iH min U ＝2V ，iL max U ＝0.8V试分别求出他们的噪声容限，并判断哪组门电路的抗干扰能力强。
解：根据题意，对于A 组有：底电平噪声容限NL U ,则有：max max max 0.80.40.4NL OFF oL iL oL U U U U U V V V =−=−=−=高电平噪声容限NH U ,则有：min min min 2.420.4NH oH ON oH iH U U U U U V V V =−=−=−=对于B 组有：底电平噪声容限NL U ,则有：max max max 0.80.50.3NL OFF oL iL oL U U U U U V V V=−=−=−=高电平噪声容限NH U ,则有：min min min 2.720.7NH oH ON oH iH U U U U U V V V =−=−=−=对于A 组：2ON U V=0.8OFF U V =对于B 组：0.8OFF U V =2ON U V=所以两组的抗干扰能力一样强。
章组合逻辑电路第一节重点与难点一、重点:1.组合电路的基本概念组合电路的信号特点、电路结构特点以及逻辑功能特点。
2.组合电路的分析与设计组合电路分析是根据已知逻辑图说明电路实现的逻辑功能。
组合电路设计是根据给定设计要求及选用的器件进行设计，画出逻辑图。
如果选用小规模集成电路SSI，设计方法比较规范且容易理解，用SSI设计是读者应掌握的最基本设计方法。
由于设计电路由门电路组成，所以使用门的数量较多，集成度低。
若用中规模集成电路MSI进行设计，没有固定的规则，方法较灵活。
无论是用SSI或MSI设计电路，关键是将实际的设计要求转换为一个逻辑问题, 的要求即将文字描述变成一个逻辑函数表达式。
3.常用中规模集成电路的应用常用中规模集成电路有加法器、比较器、编码器、译码器、数据选择器和数据分配器等，重要的是理解外部引脚功能，能在电路设计时灵活应用。
4.竞争冒险现象竞争冒险现象的产生原因、判断是否存在竞争冒险现象以及如何消除。
二、难点:1.组合电路设计无论是用SSI还是用MSI设计电路，首先碰到的是如何将设计要求转换为逻辑问题,的真值表，这一步既是重点又是难点。
总结解决这一难点的方法如下:(1)分析设计问题的因果关系，分别确定输入变量、输出变量的个数及其名称。
(2)定义逻辑变量0、1信号的含义。
无论输入变量、输出变量均有两个状态状态代表的含义由设计者自己定义。
(3)再根据设计问题的因果关系以及变量定义，列出真值表。
2.常用组合电路模块的灵活应用同样的设计要求，用MSI设计完成后，所得的逻辑电路不仅与所选芯片有关，而且还与设计者对芯片的理解及灵活应用能力有关。
读者可在下面的例题和习题中体会。
3.硬件描述语言VHDL的应用VHDL的应用非常灵活，同一个电路问题可以有不同的描述方法，初学者可以先仔细阅读已有的程序实例，再自行设计。
三、考核题型与考核重点1.概念与简答题型1为填空、判断和选择;题型2为叙述基本概念与特点。
建议分配的分数为3〜6分。
2.综合分析与设计题型1为根据已知电路分析逻辑功能;题型2为根据给定的逻辑问题，设计出满足要求的逻辑电路。
建议分配的分数为6〜12分。
得到明确0、1，这两个第二节思考题题解题3.1简述组合逻辑电路的分析步骤和设计步骤。
答：组合逻辑电路的分析是用逻辑函数来描述已知的电路，找出输入、输出间的关系，从而判 断电路功能。
组合逻辑电路分析有以下几个步骤：首先根据逻辑电路图写出逻辑函数表达式，然后 利用代数法或图解法化简函数，列出真值表，最后根据真值表判断电路的逻辑功能。
组合逻辑电路的设计是根据实际逻辑问题，求出实现相应逻辑功能的最简单或者最合理的数字 电路的过程。
逻辑电路的设计步骤如下:选择所用门的类型，将逻辑表达式化为最简形式，或者变换 为最合理的表达式，最后画出逻辑图。
(1 )写出函数F 的表达示。
(3)若改用或非门实现，试写出相应的表达式。
思考题3.2图首先分析设计要求，建立真值表, 题3.2组合逻辑电路如思考题3.2图(a )所示。
(2 )将函数F 化为最简与或式, 并用与非门实现之。
*-11-^1- 1;1TTTT W11I TTrF> 1> 1(b)(c)ABD A C BCD解：（1 ）根据题图3.3 （a ）已知电路，写出函数 F =ABCD BDAC（2）将函数F 化简为最简与或表达式，并用与非门实现。
F = A B C D BDACA BD AC BCD AC A BD BCD（3 ）若改用或非门实现，首先写出相应的表达式。
F = A C AB AD BC C D= ACABADBCDC题3.3什么叫竞争-冒险现象？当门电路的两个输入端同时向相反的逻辑状态转换 变成1，另一个从1变成0）时，输出是否一定有干扰脉冲产生?答：竞争指的是一个门电路多个输入信号同时跳变，或者一个信号经过不同路径传到同一个门 电路的输入端导致信号到达时间不同的现象。
冒险指的是由于竞争可能在电路输出端产生的毛刺现 象。
当门电路的两个输入端同时向相反的逻辑状态转换时，输出不一定有干扰脉冲产生。
3.4简述VHDL 的主要优点。
答：VHDL 的覆盖面广，描述能力强，是一个多层次的硬件描述语言, 的一个工业标准，是一种通用的硬件描述语言。
F 的表达式如下:(A B C D) (B D A C ) A BDAC ABCBCDACD根据与非表达式画出用与非门实现的电路如思考题3.2图（b ）所示。
画出F 的卡诺图，得到F 的与或式，从而求出F 的与或非式，变换得到或非 -或非式。
函数F 的或非门电路如思考题3.2图（C ）所示。
（即一个从0VHDL 已成为IEEE 承认VHDL 有良好的可读性，可以被计算机接受，也容易被读者理解,技术人员之间交换信息的文件， 也可作为合同签约者之间的文件； VHDL 的生命周期长，因为VHDL硬件描述与工艺无关；VHDL 支持大规模设计的分解和已有设计的再利用。
题3.5 一个VHDL 设计是否必须有一个结构体？结构体的目的是什么？ 一个设计可以有多个 结构体吗? 答：VHDL 设计中必须有结构体。
结构体描述实体硬件的互连关系、数据的传输和变换以及动 态行为。
一个实体可以对应多个结构体，每个结构体可以代表该硬件某方面的特性。
例如用一个结 构体表示某硬件的行为特性，用另一结构体表示该硬件的结构特性。
题3.6端口模式IN 和INOUT 有什么不同?答：端口模式表示电路的数据流向。
端口模式IN 表示只能向端口写入数据， 而端口模式INOUT 表示既可以向端口写入数据，又可以从端口读出数据。
题3.7编码器的逻辑功能是什么？优先编码器与一般编码器有何区别?答：编码器可以将一组相互独立的信号进行编码，形成一组相互关联的信号，以达到减少信号 个数、增强信号表达能力的目的。
一般编码器只允许一个信号为有效，而优先编码器允许同时有多个信号有效，但只识别优先级最高的信号。
少个输出？如果区别 64个信号有将如何?题3.9什么叫译码器？有哪些常用译码器？各有何特点?常用的译码器有变量译码器和数字显示译码器。
对于译码器每一组输入编码，在若干个输出中仅有一个输出端为有效电平，其余输出皆处于无VHDL 源文件既是程序又是题3.8要区别24个不同信号，或者说给24个输入信号编码，需要几位二进制代码？电路有多答：若要区别24个不同信号，至少要用 5位二进制代码，因此电路有 5个输出。
若区分64个信号至少用6位二进制代码,因此电路有 6个输出。
答：将具有特定含义的不同的二进制代码辨别出来,翻译成为对应输出信号的电路就是译码器。
A o A 1 A 20 1 2 3 4 5 6E701234567 -D _D -D _D -D-D -D -"宀0 1201234567E(a) (b)思考题3.11译码器等。
在数字电路中，需要将数字量的代码经过译码，送到数字显示器显示。
能把数字量翻译成数字 显示器能识别的译码器称为数字显示译码器，常用的有七段显示译码器。
题3.10数据选择器和数据分配器各具有什么功能？若想将一组并行输入的数据转换成串行输 出，应采用哪种电路?答：数据选择器根据控制信号的不同，在多个输入信号中选择其中一个信号输出。
数据分配器 则通过控制信号将一个输入信号分配给多个输出信号中的一个。
若要将并行信号变成串行信号应采 用数据选择器。
题3.11 —个有使能端的译码器能否用作数据分配器？怎样接线可以使一个八路输出的数据分 配器连接成一个 3线-8线译码器?器如思考题3.11图（a ）所示。
BIN/OCT效电平，这类译码器称为变量译码器。
常用的有2-4线译码器、3-8线译码器、4-10线8421BCD答：带使能端的译码器能用作数据分配器。
以74138译码器芯片为例，将其连接成数据分配1 END0 1 2可以用八路输出的数据分配器连接成 3线-8线译码器，连接电路如思考题 3.11图（b ）所示。
第二节习题题解习题3.1组合电路的逻辑框图如习题3.1图（a ）所示。
电路要求如下:（1）当变量A 1A 0表示的二进制数》B 1B 0表示的二进制数时，函数 F 1=1，否则为0。
（2）当变量A 1A o 的逻辑与非（A A o ）和变量B 1B o 的逻辑异或（B ’ B 。
）相等时，函数 F 2为高 电平，否则为0。
试设计此组合电路。
解：（1 ）根据题意确定输入变量为 A 1A 0B 1B 0,输出变量为F 1F 2，如习题3.1图（a ）。
（2 ）根据题目对输入、输出变量提出的要求，列写真值表如习题输 入(B 1B 0)输 出 (A 1 A 。
)A 1 A 0B 1 B 0 F 1 F 20 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 0 0 0 0 1 1 1 1 0 1 0 1 1 0 1 1 1 0 0 1 1 0 11111（3 ）由真值表，作函数卡诺图如习题F 1F oA1A 0B 1 B 0(a)F000 H 0 H1 ■ ’ 01 0 00 0n 0n0111 10(b)A1B 1B 1=13.1表所示。
卡诺图化简函数，得到最简与或式:F 1A 1B 1A oB 1 B 0 A 1A 0B 0A oB 1 B o A o B 1 B o A 1 A o B 1 B o A 1 A o B 1 B o习题3.2用与非门设计四变量的多数表决电路。
设输出为 或3个以上为1时输出为1，输入为其它状态时输出为解：(1)根据题意确定输入变量为 ABCD ，设输出变量 F 。
(2 )根据题目对输入、输出变量提出的要求，列写真值表如习题变换F 2的表达式F 2 A 1(B 1B o ) A o (B 1 B o )A 1(B 1 B o ) A o (B 1 B o ) (A 1A O )B 1 B oA A oB 1B oA1 Ao B 1 BoF 2 A 1 B 1 B o A 1 B 1 B o (4)由逻辑表达式画出逻辑图如习题3.1图(C )所示。
F ,当输入变量A 、B 、C 、D 有3个 3.2表所示。
0 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 11 1 1 1 1(3 )由真值表，(作函数卡诺图如习题 3.2A\D 00 01 11 10B00习题3.2图F=ABC+ABD +ACD+BCD=ABC ABD ACD BCD卡诺图化简函数，得到最简与或式，经函数变换求与非-与非式:(4)由与非-与非表达式画出逻辑图如习题 3.2 ( b )图所示。
