四选一数据选择器的设计

实验一四选一数据选择器的设计实验目的：设计并实现一个四选一数据选择器，可以将四个输入信号中的一个作为输出信号进行传递。

实验原理：四选一数据选择器是多路选择器的一种，主要由输入端、控制端和输出端组成。

输入端有四个信号输入线，控制端有两个控制输入线，输出端有一个信号输出线。

通过控制输入线的不同组合，可以选择其中一个输入信号传递到输出端。

实验材料与器件：1.1片74LS153(二选四数据选择器)芯片2.4个开关按钮3.连接线4.电源线5.示波器（可选）实验步骤：1.连接电路：a. 将芯片74LS153的Vcc引脚连接到正极电源线，将GND引脚连接到负极电源线。

b.将芯片的1A、1B、2A、2B四个输入引脚分别连接到四个开关按钮。

c.将芯片的S0、S1两个控制输入引脚分别连接到两个控制开关按钮。

d.将芯片的Y输出引脚连接到输出信号线。

e.将电源线接入电源插座，通电。

2.设置控制输入：a.初始状态下，所有控制输入引脚都为低电平状态。

b.可以通过控制两个开关按钮的开关状态来改变控制输入引脚的电平。

3.输出结果观测：a.打开示波器，将其输入端连接到芯片的输出引脚，设置为观测模式。

b.通过改变控制输入的电平状态，可以选择不同的输入信号进行输出。

c.观察示波器上的输出信号波形，确保输出信号与选择的输入信号一致。

4.实验记录：a.记录不同控制输入状态下的输入信号及输出信号。

b.通过对比观测结果，验证芯片的正常工作。

实验注意事项：1.连接电路时，注意电源接线正确，避免短路或电路损坏。

2.实验过程中操作电路和仪器时，保持手部干燥，并确保安全。

3.实验完成后，关闭电源，将电路和仪器恢复原状，并整理实验记录。

4.若没有示波器，可以通过观察输出信号线连接的LED灯的亮灭来判断输出信号的状态。

实验结果与讨论：在实验中，我们设计并实现了一个四选一数据选择器，并通过改变控制输入的电平状态来选择不同的输入信号进行输出。

通过观察观测结果，我们可以发现当控制输入引脚的电平状态为低-低时，选择1A作为输出；当为低-高时，选择1B作为输出；当为高-低时，选择2A作为输出；当为高-高时，选择2B作为输出。

用数据选择器设计组合逻辑电路一、用一片四选一数据选择器实现逻辑函数：BC C A C AB Y ++=////要求写出分析与计算过程并画出连线图。

四选一数据选择器的功能表及逻辑图如下图所示。

解一：（1）选A 、B 作为数据选择器的地址码A 1、A 0，将逻辑函数变形为：)()()1()(//////////////////C AB C AB B A C B A ABC BC A BC A C B A C AB BC C A C AB Y +++=++++=++=（2）将变形后的逻辑函数与四选一数据选择器的输出逻辑式进行比较得：013/0120/11/0/10A A D A A D A A D A A D Y +++=C D C D D C D ====3/21/0;;1;（3）连接电路：解二：（1）、写出四选一数据选择器的逻辑表达式：S A A D A A D A A D A A D Y ⋅+++=)(013/0120/11/0/10（2）、把所求逻辑函数的表达式变形：C AB C AB B A C B A ABC BC A BC A C B A C AB BC C A C AB Y )()(1)()(//////////////////++⋅+=++++=++=（3）、确定电路连接：将上述两个表达式进行比较，可知应令：，即1=S 0/=S 01;A B A A ==C D C D D C D ====3/21/0;;1;（4）、画出连接图：二、试用一片四选一数据选择器实现逻辑函数：C B A AC BC A Y ''++''=要求写出详细的设计过程并画出连线图。

四选一数据选择器的功能表及逻辑图如图（a ）、(b)所示。

解：（1）、把所求逻辑函数的表达式变形：C AB C AB C B A C B A C B A ABC C AB BC A C B A AC BC A Y )()'(')'()''('''''''''+++=+++=++=（2）、确定电路连接：四选一数据选择器的逻辑表达式为：S A A D A A D A A D A A D Y ⋅+++=)(013/0120/11/0/10两个表达式进行比较，可知应令：；； 0'=S 01;A B A A ==CD C D C D C D ====3210;;';（3）、画出连接图：三、用一片四选一数据选择器设计一个3变量的多数表决电路。

EDA之基本触发器和四选一数据选择器邵阳学院课程设计（论文）目录摘要 (I)1 引言 (1)2 设计思路 (2)2.1 设计的目的 (2)2.2 需求分析 (2)2.3 设计的基本内容 (2)3 EDA、VHDL简介 (3)3.1 EDA技术 (3)3.2 硬件描述语言——VHDL (4)4 设计规划过程 (4)4.1四选一数据选择器的工作原理 (5)4.2基本触发器器的工作原理 (5)4.3课程设计中各个模块的设计 (6)5 结束语 (9)参考文献 (9)附录 (11)邵阳学院课程设计（论文）1 引言现代电子产品正在以前所未有的革新速度，向着功能多样化，体积最小化，功耗最低化的方向迅速发展。

它与传统电子产品在设计上的显著区别，一是大量使用大规模可编程逻辑器件，以提高产品性能，缩小产品体积，降低产品消耗；二是广泛运用现代计算机技术，以提高电子设计自动化程度，缩短开发周期，提高产品的竞争力。

EDA技术正是为了适应现代电子产品设计的要求，吸收各相关学科最新成果而形成的一门新技术。

它采用可编程器件，通过设计芯片来实现系统功能。

采用硬件描述语言作为设计输入和库(LibraLy)的引入，由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作故在芯片的设计中进行。

由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，有效增强了设计的灵活性，提高了工作效率。

并且可减少芯片的数量，缩小系统体积，降低能源消耗，提高了系统的性能和可靠性。

能全方位地利用计算机自动设计、仿真和调试。

本次设计中，系统基于数据选择器及D触发器，JK触发器，T触发器的原理，使用EDA技术在FPGA中设计了四选一数据选择器和基本触发器，采用硬件描述语言VHDL按模块化方式进行设计，然后进行编程，时序仿真等。

在数据选择器中，用拨码开关作四位数据及两位控制端的输入，LED作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED与数据输入端a,b,c,d的关系，验证4选一数据选择器设计的正确性，通过VHDL语言实现了本设计的控制功能，按不同的键实现不同的功能，根据数据选择器的特性方程设计输出状态。

用数据选择器设计组合逻辑电路的方法用数据选择器设计组合逻辑电路1. 简介在电子领域中，组合逻辑电路是指由各种逻辑门组合而成的电路，用于根据输入的各种组合产生特定的输出。

而数据选择器则是组合逻辑电路的一种重要组成部分，用于根据指定的输入线路选择特定的数据输出。

2. 什么是数据选择器数据选择器是一种多输入、多输出的逻辑电路，它可以根据特定的输入线路产生相应的输出。

通常情况下，数据选择器的输入是二进制数据，输出则是根据输入选择的一个或多个输出数据。

数据选择器的主要作用是根据输入的各种组合选择相应的输出数据。

3. 数据选择器的设计方法3.1. 2:1数据选择器2:1数据选择器是数据选择器的最简单形式，它有两个输入线路和一个输出线路。

根据输入线路的值，选择其中一个输入作为输出。

2:1数据选择器的真值表如下：A B S Y0 0 0 0A B S Y0 1 0 11 0 1 11 1 1 13.2. 4:1数据选择器4:1数据选择器是一种常用的数据选择器，它有四个输入线路和一个输出线路。

根据输入线路的值，选择其中一个输入作为输出。

4:1数据选择器的真值表如下：A B C D S1 S0 Y0 0 0 0 0 0 00 0 0 1 0 1 00 0 1 0 1 0 00 0 1 1 1 1 00 1 0 0 0 0 10 1 0 1 0 1 10 1 1 0 1 0 10 1 1 1 1 1 11 0 0 0 0 0 11 0 0 1 0 1 11 0 1 0 1 0 11 0 1 1 1 1 11 1 0 0 0 0 11 1 0 1 0 1 11 1 1 0 1 0 11 1 1 1 1 1 13.3. 8:1数据选择器8:1数据选择器是一种更复杂的数据选择器，它有八个输入线路和一个输出线路。

仍然根据输入线路的值，选择其中一个输入作为输出。

8:1数据选择器的真值表如下：A B C D E F G H S2 S1 S0 Y0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 0 1 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 1 1 0 1 1 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 1 4. 总结数据选择器是一种重要的组合逻辑电路，在数字电子领域中具有广泛的应用。

基于FPGA实现四选一选择器的设计摘要本文是基于FPGA的四选一选择器的设计：基于FPGA在数据选择方面的优势，把FPGA作为选择器的控制核心；主要研究如下：软件部分——四选一选择器程序。

针对数据选择器的设计，对FPGA进行了型号选择，使用VHDL语言在型号FLEX10K/20RC208-4上编写了四选一选择器的程序，通过使能端的控制，从而达到四选一的功能。

硬件部分——使用protel画出原理图并作出PCB板。

本设计采用了单八路模拟开关CD4051，通过输入端的控制，选择一路信号，通过ADC0804模数转化，输出8路信号给FLEX10K/20RC208-4，经FLEX10K/20RC208-4处理后，接TCL7528后，将数字信号转换为模拟信号并输出。

本文通过软件和硬件的两个方面的设计，实现了四选一选择器的功能。

关键词：FPGA ；VHDL ；PROTEL ；选择器内蒙古科技大学毕业设计说明书（毕业论文）FPGA implementation based on four selected design of a selectorAbstrateThis article is based on a choice selection of four FPGA Design: FPGA-based data selection in the advantages of the FPGA as a selector control center; main research are as follows:Software parts - 4 election a choice program. Design for data selection, model selection on the FPGA, using the VHDL language in the model FLEX10K/20RC208-4 four selected to write a program selector, by enabling the client to control, so as to achieve a function of four elections.Hardware - protel schematic drawing and make a PCB board. This design uses a single eight-way analog switches CD4051, through the control input, select the way the signal, ADC0804 module through the transformation of the output signal 8 to FLEX10K/20RC208-4, by FLEX10K/20RC208-4 treatment, then TCL7528, will digital signal is converted to analog signals and output.In this paper, two aspects of hardware and software design, implementation, choose one of four selector functions.Keywords: FPGA ; VHDL ; ROTEL ; selectorI目录摘要 .............................................................................................................................................. Abstrate (I)第一章绪论 01.1 FPGA简介 01.1.1 FPGA发展现状 01.1.2 FPGA的发展趋势 (1)1.1.3 FPGA基本结构 (1)1.1.4 FPGA的特点 (3)1.1.5 FPGA选型 (4)1.1.6 FPGA设计原则 (5)1.2本论文研究的主要内容 (6)第二章FPGA芯片设计 (7)2.1 BTYG-EDA实验开发系统简介 (7)2.1.1 BTYG-EDA实验开发系统特点 (7)2.1.2 BTYG-EDA实验开发系统资源介绍 (7)2.1.3 主芯片引脚和外部硬件连接关系 (7)2.2 FLEX10K/20RC208-4 (11)2.3 本章小结 (13)第三章MAX+plus II软件和VHDL语言――软件部分 (14)3.1 MAX+plus II开发软件 (14)3.1.1 MAX+plus II功能特点 (14)3.1.2 MAX+plus II系统要求 (15)3.1.3 MAX+plus II设计流程 (15)3.2 VHDL语言简介 (18)3.2.1 VHDL基本介绍 (18)3.2.2 VHDL语言的特点 (19)3.2.3 VHDL系统优势 (20)II内蒙古科技大学毕业设计说明书（毕业论文）3.2.4 VHDL程序基本结构 (20)3.3 MAX十plus II中硬件描述语言输入的设计过程 (21)3.3.1 输入VHDL文件 (21)3.3.2 将文件指定为设计项目 (21)3.3.3 项目编译 (22)3.3.4 项目仿真 (22)3.4 程序仿真介绍及仿真图 (22)3.5本章小结 (24)第四章protel99——硬件部分 (25)4.1 protel简介 (25)4.1.1 Protel99SE的功能特点 (25)4.1.2 用Protel99SE进行电路设计的步骤 (26)4.2 四选一选择器的原理图及各元件介绍 (26)4.3 本章小结 (33)第五章总结与展望 (34)5.1 取得的成果 (34)5.2 工作展望 (34)参考文献 (35)附录A (36)附录B (37)致谢 (39)III第一章绪论1.1 FPGA简介1.1.1 FPGA发展现状当今社会是数字化的社会，是数字集成电路广泛应用的社会，数字集成电路本身在不断地进行更新换代。

课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx一、预习报告1、实验目的1、设计并实现4选1选择器2、设计并实现一个8线-3线优先编码器2、实验内容与实验步骤1、启动QuartusⅡ建立一个空白工程，然后命名；2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在过程中发现错误，则找出并更正错误，直至编译成功为止；3、新建仿真文件，对各模块设计进行仿真，验证设计结果；4、选择目标器件，将未使用的管脚设置为三态输入；5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

3、实验环境计算机（装有QuartusⅡ软件）二、实验报告1、实验数据处理4选1数据选择器（1）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （2）RTL图（3）功能仿真（4）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （5）引脚分配8线-3线优先编码器（6）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （7）RTL图（8）功能仿真（9）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx（10）引脚分配2、实验结论成功实现了4选1数据选择器和8线-3线优先编码器的逻辑功能。

3、实验体会和建议通过本次实验，学会了选择器和编码器的程序，加深了when-else语句和if语句的使用，对选择器和编码器的原理与逻辑功能有了进一步的了解。

双4选1数据选择器实现8选1真值表在数字逻辑电路中，数据选择器是一种常见的集成电路，它通常用于从多个输入信号中选取一个输出信号。

其中，双4选1数据选择器是一种特殊的选择器，它有两个数据输入端，一个双输入选择端和一个输出端。

而8选1真值表是一种逻辑表，其中有8个输入和1个输出，用来描述逻辑门的功能和行为。

在本文中，我们将探讨如何通过双4选1数据选择器来实现8选1真值表的功能，以及其在数字逻辑电路中的应用。

1. 双4选1数据选择器的基本原理和结构双4选1数据选择器是由两个4选1数据选择器和一个双输入选择端组成的。

其基本原理是根据选择端的输入信号来决定输出端连接的哪一个数据输入端。

具体而言，当选择端的输入信号为00时，输出端连接第一个数据输入端的信号；当选择端的输入信号为01时，输出端连接第二个数据输入端的信号；当选择端的输入信号为10时，输出端连接第三个数据输入端的信号；当选择端的输入信号为11时，输出端连接第四个数据输入端的信号。

2. 实现8选1真值表的过程要实现8选1真值表的功能，首先需要将8个输入信号分别连接到两个双4选1数据选择器的数据输入端。

根据8个输入信号的组合，将选择端的输入信号设置为相应的二进制数。

当输入信号为000时，选择端的输入信号为00；当输入信号为001时，选择端的输入信号为01；依此类推。

根据选择端的输入信号来确定输出端连接的数据输入端，从而得到输出信号。

3. 应用及意义双4选1数据选择器实现8选1真值表在数字逻辑电路中有着广泛的应用。

在多路选择器、译码器和多功能逻辑电路中，都可以采用双4选1数据选择器实现8选1真值表的功能。

其优点是占用空间小、功耗低、成本低、性能稳定。

它可以通过逻辑门的组合来实现多种逻辑功能，具有很强的灵活性和通用性。

4. 个人观点和理解在我看来，双4选1数据选择器实现8选1真值表的功能是一种非常巧妙的设计。

通过利用双4选1数据选择器的特性，可以将多个输入信号转换成一个输出信号，实现信号的选择和控制。

verilog4选一数据选择器原理(一)Verilog中的4选1数据选择器简介在数字电路中，数据选择器是一种常见的电路组件，用于从多个数据输入中选择一个输出。

Verilog是一种硬件描述语言，广泛用于数字电路的设计和仿真。

本文将介绍Verilog中的4选1数据选择器的原理和实现方法。

原理4选1数据选择器有4个输入和1个输出。

根据选择信号，从4个输入中选择一个输入作为输出。

选择信号是2位的二进制数，共有4种可能的状态，每种状态对应一个输入。

当选择信号为00时，输出为第一个输入；当选择信号为01时，输出为第二个输入；当选择信号为10时，输出为第三个输入；当选择信号为11时，输出为第四个输入。

逻辑电路图以下是4选1数据选择器的逻辑电路图：______S0 ----| || |S1 ----| |----- Y|______|Verilog实现下面是实现4选1数据选择器的Verilog代码示例：module mux4to1 (input [3:0] D, input [1:0] S, outpu t Y);assign Y = (S[1] & S[0] & D[3]) | (S[1] & ~S[0] & D [2])| (~S[1] & S[0] & D[1]) | (~S[1] & ~S[0] & D[0]);endmodule在上面的代码中，D是4个输入的信号线，S是选择信号线，Y是输出信号线。

根据选择信号的不同状态，使用逻辑运算符进行输入的选取，然后将结果输出到输出信号线Y上。

仿真测试为了验证4选1数据选择器的正确性，可以进行仿真测试。

以下是一个简单的测试示例：module test_mux4to1;// Declare signalsreg [3:0] D;reg [1:0] S;wire Y;// Instantiate the modulemux4to1 mux (D, S, Y);// Stimulusinitial begin// Test case 1D = 4'b0001; S = 2'b00; // Expect Y to be 0 #10;// Test case 2D = 4'b0001; S = 2'b01; // Expect Y to be 0 #10;// Test case 3D = 4'b0001; S = 2'b10; // Expect Y to be 0 #10;// Test case 4D = 4'b0001; S = 2'b11; // Expect Y to be 1 #10;$finish;endendmodule上述代码中，D和S是输入信号，Y是输出信号。

实验⼀四选⼀数据选择器的设计实验⼀四选⼀数据选择器的设计⼀、实验⽬的1、熟悉Quartus II软件的使⽤。

2、了解数据选择器的⼯作原理。

3、熟悉EDA开发的基本流程。

⼆、实验原理及内容实验原理数据选择器在实际中得到了⼴泛的应⽤，尤其是在通信中为了利⽤多路信号中的⼀路，可以采⽤数据选择器进⾏选择再对该路信号加以利⽤。

从多路输⼊信号中选择其中⼀路进⾏输出的电路称为数据选择器。

或：在地址信号控制下，从多路输⼊信息中选择其中的某⼀路信息作为输出的电路称为数据选择器。

数据选择器⼜叫多路选择器，简称MUX。

4选1数据选择器：（1）原理框图：如右图。

D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。

（2）真值表如下图：（3）逻辑图数据选择器的原理⽐较简单，⾸先必须设置⼀个选择标志信号，⽬的就是为了从多路信号中选择所需要的⼀路信号，选择标志信号的⼀种状态对应着⼀路信号。

在应⽤中，设置⼀定的选择标志信号状态即可得到相应的某⼀路信号。

这就是数据选择器的实现原理。

实验内容1、分别采⽤原理图和VHDL语⾔的形式设计4选1数据选择器2、对所涉及的电路进⾏编译及正确的仿真。

三、实验条件Quartus II实验环境四、实验与仿真原理图：D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。

（2）真值表如下图：仿真结果：St为功能端。

当st=1时y=0；当st=0时选择器才开始⼯作。

当a1a0=00时y=d0 a1a0=01时y=d1a1a0=10 时y=d2a1a0=11时y=d3完成了四选⼀的功能。

Vhdl编码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux4 isport(a0,a1,a2,a3:in std_logic;s:in std_logic_vector(1 downto 0);y:out std_logic);end mux4;architecture archmux of mux4 isbeginy<=a0 when s="00" elsea1 when s="01" elsea2 when s="10" elsea3;end archmux;仿真：当s=0时y=a1；当s=1时y=a1；当s=2时y=a2；当s=3时y=a3 。

4选1数据选择器1·设计背景和设计方案1·1设计背景该设计是以数字电子技术为基础，实现数据从四位数据中按照输入的信号选中一个数，来实现所期望的逻辑功能。

1·2设计方案用拨码开关作四位数据及两位控制端的输入，LED 作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED 与数据输入端a,b,c,d 的关系，验证四选一数据选择器设计的正确性。

使用逻辑门电路与、或、非的组合来表达4选1数据选择器，通过控制输入的信号来控制输出的信号值。

其逻辑电路图如下：3021D D D D其示意框图如下：其中输入数据端口为D0、D1、D2、D3，A 、A ’为控制信号，Y 为输出。

令AA ’=“00”时，输出Y=D0；令AA ’=“01”时，输出Y=D1；令AA ’=“10”时，输出Y=D2；令AA ’=“11’ 时，输出Y=D3；D0输入 D 1 数据 D 2 D 3真值表如下：D3 1 1 D32·方案实施1）程序12·1·1设计思路四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号Z的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。

当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给z，进而输出z的值，输入信号为“11”是，将a的值给z，进而输出z的值。

若输入信号是已经定义的四个信号之外的值时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。

这样即可实现四选一数据选择的功能。

2·1·2程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d :IN STD_LOGIC;s :IN STD_LOGIC_VECTOR(1 DOWNTO 0);z : OUT STD_LOGIC);END mux41;ARCHITECTURE one OF mux41 ISBEGINPROCESS( s,a,b,c,d)BEGINCASE s ISWHEN "00" => z <= a;WHEN "01" => z <= b;WHEN "10" => z <= c;WHEN "11" => z <= d;WHEN OTHERS => z <=null;END CASE;END PROCESS;END one;2·1·3运行结果当输入信号“00”时，输出信号z的值为‘a’;当输入信号“01”时，输出信号z的值为‘b’;当输入信号“10”时，输出信号z的值为‘c’;当输入信号“11”时，输出信号z的值为‘d’;2·1·4波形仿真及描述输入：a 的波形周期为10ns,b的波形周期为5ns,c的波形周期为15ns,d的波形周期为8ns。

四选一数据选择器11微电子黄跃1117426021【实验目的】1．四选一数据选择器，2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具modelsim的使用方法；【实验内容】1. 实现四选一数据选择器的“V erilog ”语言设计。

2. 设计仿真文件，进行验证。

【实验原理】数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。

其主要功能是从多路数据中选择其中一路信号发送出去。

所以它是一个多输入、单输出的组合逻辑电路。

4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y是数据输出端。

当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。

由真值表写出输出逻辑表达式301201101001)()()()(D A A D A A D A A D A A F +++=由逻辑表达式做出逻辑电路图。

【程序源代码】module mux4_1(sel,in,out);input [1:0] sel;input [3:0] in;output out;reg out;always@(sel or in) begincase ({sel[1],sel[0]})2'b00: out=in[0];2'b01: out=in[1];2'b10: out=in[2];2'b11: out=in[3];default: out=1'bx;endcaseendEndmodule测试程序代码如下：module test_mux4_1;reg [1:0] S;reg [3:0] IN;wire Y;mux4_1 M1(.sel(S),.in(IN),.out(Y));always #10 IN[0]=~IN[0];always #20 IN[1]=~IN[1];always #40 IN[2]=~IN[2];always #80 IN[3]=~IN[3];initialbegin S=1'b0;IN=4'h0;#100 $stop;endalways #10 S=S+1;endmodule【仿真和测试结果】【实验心得和体会】这次实验与上次相比有明显的进步，通过这次实验我对modelsim的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！原文已完。

XX大学实习（实训）报告实习（实训）名称：电工电子实习学院：专业、班级：指导教师：报告人：学号：时间： 2011年7月1日至 2011年7月8日实习主要内容：（1）了解EDA技术的发展及应用（2）掌握VHDL语言的基础知识，熟悉在数字电路系统设计中VHDL程序设计（3）学习MAX+PLUSⅡ软件的应用方法（4）应用EDA技术的设计方法完成4选1数据选择器的设计（采用原理图和文本法两种方法实现），并在MAX+PLUSⅡ上仿真主要收获体会与存在的问题：通过课程设计，发现自己的很多不足，自己知识的很多漏洞，看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。

同时也体会到设计课的重要性和目的性所在。

同时这次实习也有很多收获，首先我们学会了MAX+PLUSⅡ软件的应用方法，并且能够独立设计出原理图，其次本次设计课培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。

指导教师意见：建议成绩：指导教师签字：年月日备注：实习报告1．目的（1）通过实习掌握maxplus2软件的使用和VHDL语言的基础知识（2）应用maxplus2完成四选一数据选择器的设计，并实现仿真。

2．内容2.1 maxplus2的认识（1）Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。

Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。

在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。

（2）、Max+plusⅡ开发系统的特点很多，比如开放性的界面，编辑过程与结构无关，丰富的设计库，硬件描述语等。

（3）、Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。

选一数据选择器课程设计一、课程设计简介本课程设计旨在通过设计一个数据选择器的电路，让学生深入理解数据选择器的原理和应用。

通过本课程设计，学生将掌握数据选择器的工作原理、电路设计方法和实际应用。

二、课程设计目标1. 理解数据选择器的基本概念和工作原理；2. 掌握数据选择器的电路设计方法；3. 能够使用数据选择器解决实际问题；4. 培养学生的实践动手能力和解决问题的能力。

三、课程设计内容1. 数据选择器的基本原理和分类介绍；2. 数据选择器的电路设计方法；3. 数据选择器的实际应用案例分析；4. 利用数据选择器设计一个简单的电路。

四、课程设计步骤1. 理论学习：学生首先通过课堂教学和相关资料学习数据选择器的基本概念、工作原理和分类。

2. 设计方案确定：学生根据所学知识，确定设计一个数据选择器电路的方案。

可以选择不同的规模和功能的数据选择器进行设计，如2选1数据选择器、4选1数据选择器等。

3. 电路设计：学生根据所选的数据选择器类型，进行电路设计。

包括选择合适的逻辑门、布线规划、电路元件选型等。

4. 电路仿真与测试：学生使用电路仿真软件对设计的电路进行仿真，并进行测试验证。

通过仿真和测试结果，分析电路的工作状态和性能。

5. 实际应用案例分析：学生通过实际应用案例分析，了解数据选择器在数字系统中的应用场景和解决问题的能力。

6. 课程总结：学生对整个课程设计进行总结，回顾所学的知识和经验，并提出自己的思量和建议。

五、课程设计评估1. 设计方案评估：根据学生提交的设计方案，评估其合理性和创新性。

2. 电路仿真与测试评估：根据学生的仿真和测试结果，评估电路的工作状态和性能是否符合要求。

3. 实际应用案例分析评估：根据学生对实际应用案例的分析，评估其对数据选择器的理解和应用能力。

4. 课程总结评估：评估学生对整个课程设计的总结和思量。

六、课程设计资源1. 教材和参考书籍：提供相关教材和参考书籍，供学生学习和查阅。

利用数据选择器实现组合逻辑电路设计案例分析【项目任务】案例任务要求当停机模式时，市电和光伏电不导入；当太阳工作模式，市电不导入，光伏电导入；当市电互补模式，市电和光伏电都导入；当市电模式，市电导入，光伏发电部导入。

利用数据选择器实现上述组合逻辑电路功能。

图7.8译码器实现输出控制【信息单】一、数据选择器在多路数据传输过程中，经常需要将其中一路信号挑选出来进行传输，这就需要用到数据选择器。

下图为4选1数据选择器的示意图。

当A1A为00，开关导通D0，Y=D；当A1A为01时，开关导通D1，Y=D1，以此类推。

A1A0图7.9 数据选择器在数据选择器中，通常用地址输入信号来完成挑选数据的任务。

如一个4选1的数据选择器，应有两个地址输入端，它共有22＝4种不同的组合，每一种组合可选择对应的一路输入数据输出。

同理，对一个8选1的数据选择器，应有3个地址输入端。

其余类推。

一、4选1数据选择器74LS1531、逻辑电路：D3、D2、D1、D0为数据输入端，A1、A0为地址信号输入端，Y 为数据输出端，ST 为使能端，又称选通端，输入低电平有效。

下图7.10为74LS153 管脚排列示意图。

该芯片中存在两个4选1数据选择器。

2Y92C0102C1112C2122C313A 14B 2~1G 11Y71C061C151C241C33~2G15图7.10 74LS153 管脚排列表7.5为74LS153的功能表。

当使能端G 有效时，输出等于地址信号A 、B 所选择的数据信号。

可得输出函数表达式为：3322110C m C m C m C m Y o +++=。

对于一个n 选1的数据选择器，其输出函数为：n n o C m C m Y ++=...0 二、用数据选择器实现组合逻辑函数实现原理：数据选择器是一个逻辑函数的最小项输出：∑-===++=1200...n i ii n n o c m C m C m Y 而任何一个n 位变量的逻辑函数都可变换为最小项之和的标准式。

四选一数据选择器课程设计EDA课程设计报告题目：四选一数据选择器院系班级：设计者：指导老师：设计时间：目录目录............................................................... - 1 - 1、设计目的、要求......................................... - 2 -1.1、设计目的.......................................... - 2 -1.2、系统设计要求.................................. - 2 -1.3、设计工具.......................................... - 3 -2、设计原理及相关硬件................................. - 3 -2.1、系统设计方案及原理...................... - 3 -2.2、硬件原理.......................................... - 4 -3、主要模块设计............................................. - 5 -3.1、模块xy4 ........................................... - 5 -4、系统编译及仿真过程................................. - 6 -4.1、工程建立.......................................... - 6 -4.2、系统编译.......................................... - 7 -4.3、仿真.................................................. - 8 -5、硬件验证过程和分析................................. - 8 -5.1、引脚设置和保护.............................. - 8 -5.2、硬件下载.......................................... - 9 -6、实验参考程序........................................... - 12 -6.1、模块xy4 ......................................... - 12 -7、总结........................................................... - 14 -1、设计目的、要求1.1、设计目的了解并掌握一般设计方法，具备初步的独立设计能力；掌握用VerilogHDL语言程序的基本技能；提高综合运用所学的理论知识独立分析和解决问题的能力；进一步掌握EDA技术的开发流程，学习其独特的运用，进一步的提高自己的动手能力和知识领域。

实验七4选1多路选择器设计实验实验七 4选1多路选择器设计实验⼀、实验⽬的进⼀步熟悉QuartusII 的VHDL ⽂本设计流程、组合电路的设计仿真和测试。

⼆、实验原理四选⼀多路选择器设计时，试分别⽤IF_THEN 语句、WHEN_ELSE 和CASE 语句的表达⽅式写出此电路的VHDL 程序，要求选择控制信号s1和s2的数据类型为STD_LOGIC;当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’时，分别执⾏y<=a 、y<=b 、y<=c 、y<=d 。

三、程序设计其⽰意框图如下：其中输⼊数据端⼝为a 、b 、c 、d ，s1、s2为控制信号，Y 为输出。

令s0s1=“00”时，输出y=a ；令s0s1=“01”时，输出y=b ；令s0s1=“10”时，输出y=c ；令s0s1=“11’ 时，输出y=d ；a输⼊ b y数据 cds0 s1真值表如下：输⼊输出x s0 s1y a 0 0a b 0 1 b c 1 0 c d 1 1d4 选 1数据选择器四、VHDL仿真实验（1）⽤IF_THEN语句设计4选1多路选择器1.建⽴⽂件夹D：\alteral\EDAzuoye\if_mux41,启动QuartusII软件⼯作平台，打开并建⽴新⼯程管理窗⼝，完成创建⼯程。

图1 利⽤New Project Wizard创建⼯程mux412.打开⽂本编辑。

NEW→VHDL File→相应的输⼊源程序代码→存盘为mux41.vhd.。

图2 选择编辑⽂件类型源程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN s0s1<=s0&s1PROCESS(s0s1,a,b,c,d)BEGINIF s0s1="00" THEN y<=a;ELSIF s0s1="01" THEN y<=b;ELSIF s0s1="10" THEN y<=c;ELSE y<=d;END IF;END PROCESS;END ARCHITECTURE if_mux41;3.综合运⾏，检查设计是否正确。