四选一数据选择器

电学实验报告模板实验原理数据选择器的功能类似一个单刀多掷开关,如图1所示。

数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。

图1 数据选择器示意图1. 4选1数据选择器图2 4选1数据选择器及其逻辑图2所示为4选1数据选择器及其逻辑。

该电路有4路输入数据和为地址输入。

为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。

由图2（b）可以得到该数据选择器的逻辑函数式为(1)2. 用4选1数据选择器扩展成8选1数据选择器8选1数据选择器有8路数据输入，3位地址输入。

如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。

其中,是通过4选1数据选择器的使能控制端接入的。

由图5并根据式（1），可以得到显然实现了8选1的逻辑功能。

图5 用4选1数据选择器扩展成8选1数据选择器实验仪器实验内容及步骤1. 测试和验证74HC153的逻辑功能（1）集成电路芯片74HC153引脚图74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。

图7-5所示为引脚图。

每一个4选1数据选择器都设置了一个使能控制端。

两个4选1数据选择器共享地址输入端。

图6 74HC151引脚图（2）测试和验证74HC153的逻辑功能按图7连接电路。

实验数据记录在表7-1。

验证74HC153的逻辑功能。

图7 测试74HC151的逻辑功能实验电路表1（3）用一片74HC153扩展成8选1数据选择器图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。

实验数据记录在表2。

验证电路的逻辑功能。

表2实验结果及分析1.实验结果2.分析该实验结果表明74HC153元件实现了4选1的数据选择功能74HC153与74LS00两个4选1数据选择器拓展实现了8选1的逻辑功能实验结论1.74HC153具有4选1逻辑功能，能够实现数据选择，其有4路输入数据D0、D1、D2、D3，A0、A1为地址输入，为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。

图所示的是四选一数据选择器的原理图。

图中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。

从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。

因此，用数据选择器可以实现数据的多路分时传送。

此外，数据选择器还广泛用于产生任意一种组合逻辑函数。

在图示电路中，若将Y看成是A0、A1及D0、D1、D2、D3的函数，则可写成
如果把A1、A0视为两个输入逻辑变量，同时把D0、D1、D2和D3取为第三个输入逻辑变量A2的不同状态(即A2、/A2、1或0)，便可产生所需要的任何一种三变量A2、A1、A0的组合逻辑函数。

可见，利用具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n +1的组合逻辑函数。

一、数据选择器
1、释义：
数据选择器(data selector) 根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。

有时也把它叫做多路选择器或多路调制器(multiplexer)。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。

2、工作方式：
工作原理：给A1A0一组信号10，相当于一个2进制数字2，等于选通了D2这个输入端，输出Y 输出的就是D2的信号。

3、逻辑功能：
数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。

4、分类：
有2选1，4选1、8选1和16选1等类型的数据选择器，又叫"多路开关"。

verilog4选一数据选择器原理(一)Verilog中的4选1数据选择器简介在数字电路中，数据选择器是一种常见的电路组件，用于从多个数据输入中选择一个输出。

Verilog是一种硬件描述语言，广泛用于数字电路的设计和仿真。

本文将介绍Verilog中的4选1数据选择器的原理和实现方法。

原理4选1数据选择器有4个输入和1个输出。

根据选择信号，从4个输入中选择一个输入作为输出。

选择信号是2位的二进制数，共有4种可能的状态，每种状态对应一个输入。

当选择信号为00时，输出为第一个输入；当选择信号为01时，输出为第二个输入；当选择信号为10时，输出为第三个输入；当选择信号为11时，输出为第四个输入。

逻辑电路图以下是4选1数据选择器的逻辑电路图：______S0 ----| || |S1 ----| |----- Y|______|Verilog实现下面是实现4选1数据选择器的Verilog代码示例：module mux4to1 (input [3:0] D, input [1:0] S, outpu t Y);assign Y = (S[1] & S[0] & D[3]) | (S[1] & ~S[0] & D [2])| (~S[1] & S[0] & D[1]) | (~S[1] & ~S[0] & D[0]);endmodule在上面的代码中，D是4个输入的信号线，S是选择信号线，Y是输出信号线。

根据选择信号的不同状态，使用逻辑运算符进行输入的选取，然后将结果输出到输出信号线Y上。

仿真测试为了验证4选1数据选择器的正确性，可以进行仿真测试。

以下是一个简单的测试示例：module test_mux4to1;// Declare signalsreg [3:0] D;reg [1:0] S;wire Y;// Instantiate the modulemux4to1 mux (D, S, Y);// Stimulusinitial begin// Test case 1D = 4'b0001; S = 2'b00; // Expect Y to be 0 #10;// Test case 2D = 4'b0001; S = 2'b01; // Expect Y to be 0 #10;// Test case 3D = 4'b0001; S = 2'b10; // Expect Y to be 0 #10;// Test case 4D = 4'b0001; S = 2'b11; // Expect Y to be 1 #10;$finish;endendmodule上述代码中，D和S是输入信号，Y是输出信号。

4选1数据选择器1·设计背景和设计方案1·1设计背景该设计是以数字电子技术为基础，实现数据从四位数据中按照输入的信号选中一个数，来实现所期望的逻辑功能。

1·2设计方案用拨码开关作四位数据及两位控制端的输入，LED 作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED 与数据输入端a,b,c,d 的关系，验证四选一数据选择器设计的正确性。

使用逻辑门电路与、或、非的组合来表达4选1数据选择器，通过控制输入的信号来控制输出的信号值。

其逻辑电路图如下：3021D D D D其示意框图如下：其中输入数据端口为D0、D1、D2、D3，A 、A ’为控制信号，Y 为输出。

令AA ’=“00”时，输出Y=D0；令AA ’=“01”时，输出Y=D1；令AA ’=“10”时，输出Y=D2；令AA ’=“11’ 时，输出Y=D3；D0输入 D 1 数据 D 2 D 3真值表如下：D3 1 1 D32·方案实施1）程序12·1·1设计思路四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号Z的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。

当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给z，进而输出z的值，输入信号为“11”是，将a的值给z，进而输出z的值。

若输入信号是已经定义的四个信号之外的值时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。

这样即可实现四选一数据选择的功能。

2·1·2程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d :IN STD_LOGIC;s :IN STD_LOGIC_VECTOR(1 DOWNTO 0);z : OUT STD_LOGIC);END mux41;ARCHITECTURE one OF mux41 ISBEGINPROCESS( s,a,b,c,d)BEGINCASE s ISWHEN "00" => z <= a;WHEN "01" => z <= b;WHEN "10" => z <= c;WHEN "11" => z <= d;WHEN OTHERS => z <=null;END CASE;END PROCESS;END one;2·1·3运行结果当输入信号“00”时，输出信号z的值为‘a’;当输入信号“01”时，输出信号z的值为‘b’;当输入信号“10”时，输出信号z的值为‘c’;当输入信号“11”时，输出信号z的值为‘d’;2·1·4波形仿真及描述输入：a 的波形周期为10ns,b的波形周期为5ns,c的波形周期为15ns,d的波形周期为8ns。

四选一数据选择器11微电子黄跃1117426021【实验目的】1．四选一数据选择器，2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具modelsim的使用方法；【实验内容】1. 实现四选一数据选择器的“V erilog ”语言设计。

2. 设计仿真文件，进行验证。

【实验原理】数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。

其主要功能是从多路数据中选择其中一路信号发送出去。

所以它是一个多输入、单输出的组合逻辑电路。

4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y是数据输出端。

当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。

由真值表写出输出逻辑表达式301201101001)()()()(D A A D A A D A A D A A F +++=由逻辑表达式做出逻辑电路图。

【程序源代码】module mux4_1(sel,in,out);input [1:0] sel;input [3:0] in;output out;reg out;always@(sel or in) begincase ({sel[1],sel[0]})2'b00: out=in[0];2'b01: out=in[1];2'b10: out=in[2];2'b11: out=in[3];default: out=1'bx;endcaseendEndmodule测试程序代码如下：module test_mux4_1;reg [1:0] S;reg [3:0] IN;wire Y;mux4_1 M1(.sel(S),.in(IN),.out(Y));always #10 IN[0]=~IN[0];always #20 IN[1]=~IN[1];always #40 IN[2]=~IN[2];always #80 IN[3]=~IN[3];initialbegin S=1'b0;IN=4'h0;#100 $stop;endalways #10 S=S+1;endmodule【仿真和测试结果】【实验心得和体会】这次实验与上次相比有明显的进步，通过这次实验我对modelsim的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！原文已完。

根据给定的输入地址代码，数据选择器从一组输入信号中选择一个指定的组合逻辑电路，并将其发送到输出。

有时称为多路复用器或多路复用器。

基本定义
数据选择器是指选择后将多个通道的数据传输到唯一的公共数据通道的逻辑电路，称为数据选择器。

在多通道数据传输过程中，可以根据需要选择其中任意一个的电路称为数据选择器，也称为多路复用器或多路复用器。

逻辑功能
数据选择器（MUX）的逻辑功能是在地址选择信号的控制下从多个数据中选择一个数据通道作为输出信号
四分之一的原理图
图1显示了四分之一数据选择器的示意图。

在图1中，d0，D1，D2，D3是四个数据输入，y是输出，A1和A0是地址输入。

从表中可以看出，可以使用指定的代码a1a0选择四个输入数据（d0，D1，D2，D3）中的任何一个并将其发送到输出端子。

因此，数据选择器可以实现数据的多通道分时传输。

另外，数据选择器被广泛用于生成任何种类的组合逻辑功能。

在所示的电路中，如果将y视为A0，A1和d0，D1，D2，D3的函数，则可以将其写为
如果将A1和A0视为两个输入逻辑变量，并且将d0，D1，D2和D3视为第三输入逻辑变量A2的不同状态（即A2，/ A2、1或
0），则任何具有可以生成三个变量A2，A1和A0。

可以看出，具有n位地址输入的数据选择器可以产生输入变量号不超过N + 1的任何组合逻辑函数。

XX大学实习（实训）报告实习（实训）名称：电工电子实习学院：专业、班级：指导教师：报告人：学号：时间： 2011年7月1日至 2011年7月8日实习主要内容：（1）了解EDA技术的发展及应用（2）掌握VHDL语言的基础知识，熟悉在数字电路系统设计中VHDL程序设计（3）学习MAX+PLUSⅡ软件的应用方法（4）应用EDA技术的设计方法完成4选1数据选择器的设计（采用原理图和文本法两种方法实现），并在MAX+PLUSⅡ上仿真主要收获体会与存在的问题：通过课程设计，发现自己的很多不足，自己知识的很多漏洞，看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。

同时也体会到设计课的重要性和目的性所在。

同时这次实习也有很多收获，首先我们学会了MAX+PLUSⅡ软件的应用方法，并且能够独立设计出原理图，其次本次设计课培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。

指导教师意见：建议成绩：指导教师签字：年月日备注：实习报告1．目的（1）通过实习掌握maxplus2软件的使用和VHDL语言的基础知识（2）应用maxplus2完成四选一数据选择器的设计，并实现仿真。

2．内容2.1 maxplus2的认识（1）Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。

Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。

在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。

（2）、Max+plusⅡ开发系统的特点很多，比如开放性的界面，编辑过程与结构无关，丰富的设计库，硬件描述语等。

（3）、Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。

EDA课程设计报告题目：四选一数据选择器院系班级：设计者：指导老师：设计时间：目录目录 ......................................................................................................................................... - 1 - 1、设计目的、要求.................................................................................................................... - 2 -1.1、设计目的..................................................................................................................... - 2 -1.2、系统设计要求............................................................................................................. - 2 -1.3、设计工具..................................................................................................................... - 2 -2、设计原理及相关硬件............................................................................................................ - 3 -2.1、系统设计方案及原理................................................................................................. - 3 -2.2、硬件原理..................................................................................................................... - 3 -3、主要模块设计........................................................................................................................ - 4 -3.1、模块xy4 ...................................................................................................................... - 4 -4、系统编译及仿真过程............................................................................................................ - 5 -4.1、工程建立..................................................................................................................... - 5 -4.2、系统编译..................................................................................................................... - 6 -4.3、仿真............................................................................................................................. - 7 -5、硬件验证过程和分析............................................................................................................ - 7 -5.1、引脚设置和保护......................................................................................................... - 7 -5.2、硬件下载..................................................................................................................... - 8 -6、实验参考程序...................................................................................................................... - 11 -6.1、模块xy4 .................................................................................................................... - 11 -7、总结...................................................................................................................................... - 11 -1、设计目的、要求1.1、设计目的了解并掌握一般设计方法，具备初步的独立设计能力；掌握用VerilogHDL语言程序的基本技能；提高综合运用所学的理论知识独立分析和解决问题的能力；进一步掌握EDA技术的开发流程，学习其独特的运用，进一步的提高自己的动手能力和知识领域。

4选1数据选择器例题
当涉及到数据选择器的例题时，有很多不同的情况和应用场景可以考虑。

以下是一个关于4选1数据选择器的例题：
假设你是一名电视游戏节目的主持人，你需要在4个选项中选择一个正确的答案。

以下是问题和选项：
问题，以下哪个城市是法国的首都？
选项：
A. 伦敦。

B. 巴黎。

C. 柏林。

D. 马德里。

正确答案是B. 巴黎。

从多个角度来回答这个问题：
1. 地理角度，法国的首都是巴黎。

巴黎是法国最大的城市，也是政治、经济和文化中心。

2. 历史角度，巴黎作为法国的首都，具有悠久的历史。

它是法国的王室和政府所在地，承载着丰富的历史遗产。

3. 文化角度，巴黎是世界著名的文化之都，拥有许多博物馆、艺术画廊和文化活动。

它吸引着来自世界各地的游客。

4. 旅游角度，巴黎是世界上最受欢迎的旅游目的地之一。

它以其浪漫的氛围、著名的地标如埃菲尔铁塔和卢浮宫而闻名。

综上所述，巴黎是法国的首都，这是从地理、历史、文化和旅游角度来看的正确答案。

4选一LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41A_ZXT ISPORT (A1,A0: IN STD_LOGIC;EN: IN STD_LOGIC;D3,D2,D1,D0: IN STD_LOGIC;Y: OUT STD_LOGIC);END ENTITY MUX41A_ZXT;ARCHITECTURE BHV OF MUX41A_ZXT ISSIGNAL A :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINA <= EN & A1 & A0;Y <= D0 WHEN A="000" ELSED1 WHEN A="001" ELSED2 WHEN A="010" ELSED3 WHEN A="011" ELSE'Z';END ARCHITECTURE BHV;3—8译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DEC38A_ZXT ISPORT ( A2,A1,A0: IN STD_LOGIC;S1,S2,S3: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY DEC38A_ZXT;ARCHITECTURE EX2 OF DEC38A_ZXT ISSIGNAL A: STD_LOGIC_VECTOR(5 DOWNTO 0); BEGINA <= S1 & S2 & S3 & A2 & A1 & A0;WITH A SELECTY <= "11111110" WHEN "100000","11111101" WHEN "100001","11111011" WHEN "100010","11110111" WHEN "100011","11101111" WHEN "100100","11011111" WHEN "100101","10111111" WHEN "100110","01111111" WHEN "100111","ZZZZZZZZ" WHEN OTHERS; END ARCHITECTURE EX2;8-3编码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ENC83A_ZXT ISPORT(I7,I6,I5,I4,I3,I2,I1,I0:IN STD_LOGIC;Y2,Y1,Y0: OUT STD_LOGIC);END ENTITY ENC83A_ZXT; ARCHITECTURE EX4 OF ENC83A_ZXT IS SIGNAL I: STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL Y: STD_LOGIC_VECTOR (2 DOWNTO 0); BEGINI <= I7&I6&I5&I4&I3&I2&I1&I0; WITH I SELECTY <= "000" WHEN "11111110","001" WHEN "11111101","010" WHEN "11111011","011" WHEN "11110111","100" WHEN "11101111","101" WHEN "11011111","110" WHEN "10111111","111" WHEN "01111111","ZZZ" WHEN OTHERS;Y2 <= Y(2);Y1 <= Y(1);Y0 <= Y(0);END ARCHITECTURE EX4;共阴极数码管LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DEC_DISPLAY_ZXT ISPORT(EN:IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);Ya,Yb,Yc,Yd,Ye,Yf,Yg: OUT STD_LOGIC); END ENTITY DEC_DISPLAY_ZXT; ARCHITECTURE EX3 OF DEC_DISPLAY_ZXT IS SIGNAL S: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL Y: STD_LOGIC_VECTOR(6 DOWNTO 0); BEGINS <= EN&A;WITH S SELECTY <= "1111110" WHEN "10000","0110000" WHEN "10001","1101101" WHEN "10010","1111001" WHEN "10011","0110011" WHEN "10100","1011011" WHEN "10101","1011111" WHEN "10110","1110000" WHEN "10111","1111111" WHEN "11000","1111011" WHEN "11001","0000000" WHEN OTHERS;Ya <= Y(6);Yb <= Y(5);Yc <= Y(4);Yd <= Y(3);Ye <= Y(2);Yf <= Y(1);Yg <= Y(0);END ARCHITECTURE EX3;#include <reg51.h>sbit s1=P3^5;void delay(){ unsigned char i,j;for (i=0;i<255;i++)for(j=0;j<255;j++);}void main(){unsigned char i;unsigned char temp;P0=0xff;while(s1==1){temp=0x01;for(i=0;i<8;i++){P0=~temp;delay();temp=temp<<1;}}while(s1==0){temp=0x80;for(i=0;i<8;i++) {{unsigned char i; unsigned char temp; P0=0xff;while(s1==1) {temp=0x01;for(i=0;i<8;i++){P0=~temp;delay();temp=temp<<1;}}while(s1==0) {temp=0x80;for(i=0;i<8;i++) {P0=~temp;delay();temp=temp>>1; }}。

4选1多路选择器的设计班级xxxxx 姓名xxxxx 学号xxxxxx一、内容摘要多路选择器是数据选择器的别称。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开并。

数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。

多路选择器可以从多组数据来源中选取一组送入目的地。

它有4选1数据选择器、8选1数据选择器（型号为74151、74LS151、74251、74LS151）、16选1数据选择器（可以用两片74151连接起来构成）等之分。

多路选择器还包括总线的多路选择,模拟信号的多路选择等,相应的器件也有不同的特性和使用方法它的应用范围相当广泛，从组合逻辑的执行到数据路径的选择，经常可以看到它的踪影。

另外在时钟、计数定时器等的输出显示电路中经常利用多路选择器制作扫描电路来分别驱动输出装置，以降低功率的消耗。

有时也希望把两组没有必要同时观察的数据，设置为共享一组显示电路，以降低成本。

二、关键词关键词：多路选择器，逻辑图，逻辑函数三、问题分析设计内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。

设计内容二：在试验系统上硬件测试，验证此设计的功能。

对于引脚锁定以及硬件下载测试。

设计内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。

四选一选择器VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4a1 ISPORT (input:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b:IN STD_LOGIC;y:OUT STD_LOGIC );END ENTITY mux4a1;ARCHITECTURE rtl OF mux4a1 ISSIGNAL sel:STD_LOGIC_VECTOR (1 DOWNTO 0);BEGINsel<=b&a;PROCESS (input,sel) IS BEGIN IF(sel="00") THEN y<=input(0); ELSIF(sel="01") THEN y<=input(1); ELSIF(sel="10") THEN y<=input(2); ELSE y<=input(3); END IF;END PROCESS;END ARCHITECTURE rtl;程序分析：四选一多路选择器设计时，定义输入S 为标准以内漏记为STD_LOGIC,输出的信号y 的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY 语句和USE 语句，来打开IEEE 库的程序包STD_LOGIC_1164.ALL 。

四选一数据选择器
数据选择器(data selector) 根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。

有时也把它叫做多路选择器或多路调制器。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关
图所示的是四选一数据选择器的原理图。

图中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。

从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。

因此，用数据选择器可以实现数据的多路分时传送。

此外，数据选择器还广泛用于产生任意一种组合逻辑函数。

在图示电路中，若将Y看成是A0、A1及D0、D1、D2、D3的函数，则可写成
图1
如果把A1、A0视为两个输入逻辑变量，同时把D0、D1、D2和D3取为第三个输入逻辑变量A2的不同状态(即A2、/A2、1或0)，便可产生所需要的任何一种三变量A2、A1、A0的组合逻辑函数。

可见，
利用具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n +1的组合逻辑函数。

其工作原理是你给A1A0一组信号比如1 0 那么就相当于给了他一个2进制数字2 也就相当于选通了D2这个输入端这个时候输出Y 输出的就是D2的信号
D2是什么Y就输出什么
输出表。

新疆大学实习（实训）报告实习（实训）名称：电工电子实习学院：建筑工程学院专业、班级：建环091班指导教师：报告人：学号：时间：4选1数据选择器的设计1．设计目的：（1）掌握4选1数据选择器的基本结构和工作原理；（2）掌握运用MAX+PLUSⅡ软件对4选1数据选择器的设计、分析方法；（3）对EDA技术的发展及应用有一个整体的把握；2．设计内容2.1maxplus2的认识：Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统。

使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。

设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII 把这些设计转自动换成最终所需的格式。

其设计速度非常快。

对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。

特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合向我们学生这样的初学者使用。

2.24选1数据选择器电路的分析：（1）4选1数据选择器的原理图：图1由上图可知：输出函数：Q=S )(103012101100A A D A A D A A D A A D +++其中，A0，A1是地址输入端；D0，D1，D2，D3是数据的输入端；S 是控制开关：若S 输入的是信号是低电平，则无论数据的输入端输入的是什么信号，均不能通过，若S 输入的是信号是高电平，输出的信号Q 通过输出端Y 输出来。

（1）创建电路（2）分析： a.波形图图3-1 波形图1：为高电平i图2由两幅波形图容易知道，输出信号符合原理公式 Q=S )(103012101100A A D A A D A A D A A D +++；据此可知，所设计电路是正确的。

并且可以观察到延迟现象。

我设计的电路图存在约5.9ns 的延迟时间。