实验12： 组合逻辑电路-一位全加器

电子通信与软件工程系2013-2014学年第2学期《数字电路与逻辑设计实验》实验报告--------------------------------------------------------------------------------------------------------------------- 班级：姓名：学号：成绩：同组成员：姓名：学号：---------------------------------------------------------------------------------------------------------------------一、实验名称：组合逻辑电路（半加器全加器及逻辑运算）二、实验目的：1、掌握组合逻辑电路的功能调试2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

三、实验内容：1．组合逻辑电路功能测试。

（1）．用2片74LS00组成图4.1所示逻辑电路。

为便于接线和检查．在图中要注明芯片编号及各引脚对应的编号。

（2）．图中A、B、C接电平开关，YI，Y2接发光管电平显示．（3）。

按表4。

1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式．（4）．将运算结果与实验比较．2．测试用异或门（74LS86）和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图4.2．（1）．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．（2）．按表4．2要求改变A、B状态，填表．3．测试全加器的逻辑功能。

（1）．写出图4．3电路的逻辑表达式。

（2）．根据逻辑表达式列真值表．（3）．根据真值表画逻辑函数S i 、Ci的卡诺图．（4）．填写表4．3各点状态（5）．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．实验结果：表4．1Y1=A+B Y2=（A’·B）+（B’·C）表4．2表4．3表4．4Y=A’B+AB’Z=CX1=A’B+C’+AB X2=A’B’+AB+C X3=A’B+AB’+C’Si=A’B’C+A’BC’+AB’C+ABC Ci=AC+AB+BC实验总结：此实验中因本就缺少一块74LS00的芯片导致线路不完整，原本打算用74LS20来代替74LS00，但电路还是出现了问题，原以为是电路接线的问题，也重新接线过，但是情况毫无变化。

1位全加器电路设计全加器是一种组合逻辑电路，用于将两个二进制数相加，并输出和及进位。

一个1位全加器包含两个输入（被加数和加数）和两个输出（和和进位）。

全加器具有一个额外的输入（进位输入）来接收来自上一位的进位。

一个1位全加器可以使用与门（AND）、异或门（XOR）和或门（OR）来实现。

设计思路如下：1.将两个输入（被加数和加数）分别与一个异或门（XOR）连接，得到一个输出（和）。

2.将两个输入（被加数和加数）分别与一个与门（AND）连接，得到一个输出（进位）。

3.将两个输入的与门（AND）的输出（进位）与进位输入进行异或运算，得到最终的进位输出。

4.将输出（和）和最终进位输出作为全加器的输出。

下面是我对1位全加器的详细设计：首先，我们需要定义输入和输出信号：输入信号：A, B, Cin（被加数，加数，进位输入）输出信号：S, Cout（和，进位输出）接下来，我们可以按照设计思路，逐步实现1位全加器：Step 1: 设计异或门（XOR）的电路将输入A和B连接到一个异或门，得到一个信号X（X=AXORB）Step 2: 设计与门（AND）的电路将输入A和B连接到一个与门，得到一个信号Y（Y=AANDB）Step 3: 设计第一个异或门（XOR）的电路将信号X和进位输入Cin连接到一个异或门，得到一个信号Z（Z = X XOR Cin）Step 4: 设计与门（AND）的电路将信号X和进位输入Cin连接到一个与门，得到一个信号CarryOut （CarryOut = X AND Cin）Step 5: 设计或门（OR）的电路将信号Y和信号CarryOut连接到一个或门，得到输出信号Cout （Cout = Y OR CarryOut）Step 6: 设计或门（OR）的电路将信号X和信号Z连接到一个或门，得到输出信号S（S=XORZ）最后，我们将输入A、B和Cin以及输出S、Cout连接到1位全加器的电路中，即可实现1位全加器。

组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。

全加器和半加器可以用于实现二进制数的加法运算。

在本文中，将详细介绍全加器和半加器的设计原理和电路结构。

一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。

半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。

```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。

半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。

全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。

```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。

全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。

在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。

班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

00 四2输入与非门Vcc4B4A4Y3B3A3Y1A1B1Y2A2B2Y GND2.组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

（2）列出真值表。

（3）根据对真值表的分析，确定电路功能。

3.组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

（3）根据最简逻辑表达式得到逻辑电路图。

四．实验内容。

1.分析，测试半加器的逻辑功能。

班级 姓名 学号实验二 组合电路设计一、实验目的（1） 验证组合逻辑电路的功能 （2） 掌握组合逻辑电路的分析方法（3） 掌握用SSI 小规模集成器件设计组合逻辑电路的方法 （4） 了解组合逻辑电路集中竞争冒险的分析和消除方法 二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86 三、实验原理 1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

2.组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为一Vcc4B 4A4Y3B3A3Y1A1B1Y2A2B2YGND00 四2输入与非门下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

（2）列出真值表。

（3）根据对真值表的分析，确定电路功能。

3.组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

（3）根据最简逻辑表达式得到逻辑电路图。

四．实验内容。

计算机实验报告
一位全加器
系别烟大软件工程
专业班级计093-2
学生姓名李维隆
学生学号200925503223
指导教师潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。

二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后，选择“new project……”新建工程，然后选择器件ispLSI1032E--70LJ84。

2.选择“New source……”并选择“Schematic”建立原理图，并添加好器件，进行引脚锁定。

3.对工程进行编译、连接，通过后进行烧录。

4.观察实验的结果是否正确。

五、心得体会
通过这次试验，使我加深了对计算机组成原理的兴趣，并且更清楚的了解了底层电路的工作方式，加深了印象。

组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。

其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。

本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。

一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。

其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。

半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。

当需要进行多位数的加法运算时，就需要使用全加器来实现。

二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。

全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。

全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。

三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。

这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。

逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。

四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。

组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。

实验一一位全加器的原理图设计
一、实验目的：
1、学习QuartusⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用原理图输入法设计简单组合电路的方法和详细设计流程。

3、掌握原理图的层次化设计方法。

二、实验原理：
本实验要用原理图输入设计方法完成1位全加器的设计。

1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的设计。

采用原理图层次化的设计方法，按照课本4.5节介绍的方法用原理图输入法设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的设计。

三、实验内容和步骤：
1、打开原理图编辑器，完成半加器的设计。

半加器原理图如下：
2、完成1位半加器的设计输入、目标器件选择、编译和仿真各步骤，详细过程见教材4.5节相关内容。

3、正确完成之后，选择“File”/“create/Update”/“Create Symbol file for current file”,将文件变成一个包装好的单一元件模块待调用。

4、调用1位半加器模块可画出以下1 位全加器：
5、保存并完全编译，进行仿真，给出仿真结果。

6、引脚锁定并下载。

7、引脚锁定后再重新编译，并连接实验箱进行下载。

注意第一次下载时的一些设定。

四、根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验内容和步骤、仿真分析、硬件测试，给出仿真波形图及实验总结。

一、实验原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。

该电路有3个输出变量，分别是两个加数Ai，Bi和一个低进位Ci—-1,2个输出变量。

分别是本位Si和向高进位Ci。

二、实验过程
1，使用中小规模集成电路来设计组合电路是最常见的逻辑电路。

根据设计任务的要求建立输入，输出变量，并列出真值表。

2设计步骤，
1）根据题意列出真值表，再填入卡诺图。

2）由卡诺图得出逻辑表达式，并演化成“与非”的形式
3）根据逻辑表达式画出用“与非门”构成的逻辑电路
4）用实验验证逻辑功能
在实验装置适当位置选定3个14插座，按照集成块定位标记插好集成块74LS20
按图接好，输入端至逻辑开关。

实验提示：
对于非门而言，如果一个与门中的一条或几条如入引脚不被使用，则需将他们接高电平，如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。

三、实验数据
半加器功能测试
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1 全加器功能测试
A i
B i
C i S i C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 00 1
1 1 1 0 1
四、实验所得
学会了全加器，半加器的接法，从原理上懂得了选择器的使用方法。

一、实验目的
1、掌握组合逻辑电路的功能测试。

2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

二、实验元器件
数电实验箱、集成芯片（74LS00、74LS10、74LS54、74LS86）、导线。

三、实验内容
1、组合逻辑功能路功能测试。

用两片74LS00组成图2-3
A
A
B
A
A
B
A
Y+
=
⋅
=
1C
B
B
A
C
B
B
A
Y+
=
⋅
=
2
2、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

用一片（74LS86）和（74LS00）组成半加器。

数电实验报告二
组合逻辑电路（半加器、全加器及逻辑运算）
Vcc
A B
3、
S
CO
CO
A B
C
4、设计性实验
设计一个“一致电路”。

电路有三个输入端，一个输出端。

当三个输入端变量A、B、C状态一致时，输出F为“1”；当三个变量状态不一致时，输出F为“0”。

（要求：用与非门组成电路。

）
步骤：
i.列真值表：（右图）
ii.写出逻辑表达式:
()()
ABC
C
B
A
F⋅
=
iii.画逻辑电路图：(下图)
A
B
C
F
iv.按下图连接实验电路。

(下图)
A B。

一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常见的一种逻辑电路，用于实现二进制加法运算。

在本次实验中，我们将学习并实现一位全加器电路，并通过实验验证其功能和性能。

实验目的：1. 理解全加器的原理和工作方式；2. 掌握全加器的电路设计和实现方法；3. 验证全加器的功能和性能。

实验器材：1. 电路仿真软件（如Proteus、Multisim等）；2. 逻辑门集成电路（如与门、或门、异或门等）；3. 连线材料；4. 示波器（可选）。

实验步骤：1. 确定全加器的真值表，包括输入信号和输出结果的对应关系。

例如，输入信号为A、B和进位Cin，输出结果为和S和进位Cout；2. 根据真值表，设计并搭建全加器电路，使用逻辑门集成电路进行布线；3. 使用电路仿真软件进行仿真验证，输入不同的二进制数值，观察输出结果是否符合预期；4. 如有需要，使用示波器观察电路的工作波形，以进一步验证电路的性能。

实验结果与分析：通过实验，我们成功地实现了一位全加器电路，并验证了其功能和性能。

输入不同的二进制数值，我们观察到输出结果与真值表相符，表明电路的逻辑运算正确。

同时，我们还观察到了电路的工作波形，进一步确认了电路的稳定性和响应速度。

结论：本次实验中，我们学习并实现了一位全加器电路，通过实验验证了其功能和性能。

全加器作为数字电路中常见的逻辑电路，具有重要的应用价值。

在实际应用中，全加器可以被组合成更复杂的电路，用于实现多位二进制加法运算。

通过本次实验，我们不仅掌握了全加器的设计和实现方法，还对数字电路的原理和工作方式有了更深入的了解。

展望：在今后的学习和研究中，我们可以进一步深入研究全加器电路的性能优化和扩展。

例如，可以通过引入更高级的逻辑门集成电路，减少电路的延迟和功耗，提高电路的工作速度和效率。

此外，还可以研究全加器电路在其他领域的应用，如计算机算术单元、密码学等。

通过不断的学习和实践，我们将能够更好地理解和应用数字电路中的全加器。

实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法；2、巩固门电路的运用和电路搭建能力；3、掌握功能表的建立与运用；4、为体验MSI（中规模集成电路）打基础。

二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。

2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。

3．等价变换Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14．画出变换后的原理图和接线图。

四、实验过程1、选择实验题目，分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。

2、根据逻辑功能写出真值表；3、根据真值表写出逻辑函数表达式；Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；不需化简Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-15、将化简的逻辑表达式等价变换，统计出实验所需芯片；Si=Ai○十Bi○十Ci-1所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表；1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS86VCCAB1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS00VCCAB74LS86接线图 74LS00接线图74LS 86芯片测试结果74LS00 芯片测试结果7、根据化简后的逻辑函数表达式，画出实验原理图；A B 理论值测量值0 0 0 00 1 1 11 0 1 11 1 0 0A B理论值测量值0 0 1 10 1 1 11 0 1 11 1 0 08、根据芯片的引脚图，画出实际连线图；9、连接电路，测试逻辑电路输出数据，并记录结果；A iB iC i-1S i（理论值）S i（实测值）C i（理论值）C i（实测值）0 0 0 0 0 0 00 0 1 1 1 0 00 1 0 1 1 0 00 1 1 0 0 1 110、分析数据，是否实现所需的逻辑功能。

实验一1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。

二、实验内容1、用原理图输入方法设计完成一个半加器电路。

并进行编译与仿真。

2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。

3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。

三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。

图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。

该对话框说明新建工程应该完成的工作。

在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。

输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。

图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框接着点击NEXT进入新建添加文件对话框如图1-4所示。

这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。

这里选择Cyclone 系列的EP1C6Q240C8。

图1-4 新建添加文件对话框图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。

图1-6 添加第三方EDA开发工具对话框本实验只利用Quartus集成环境开发，不使用其它EDA开发工具，直接点击NEXT进入工程信息报告对话框如图1-7所示。

点击Finish完成新建工程项目的建立如图1-8示。