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昆明学院2013 届毕业论文（设计）论文（设计）题目基于FPGA的HDB3码的编码器与译码器设计（软件设计）子课题题目姓名周艳学号 7所属院系自动控制与机械工程学院专业年级 2010级通信技术1班指导教师任杰2013年 5月摘要HDB3码是基带传输码型之一，因为它具有无直流分量、低频分量少、连0数不超过3个这些特点，所以有利于信号的恢复和检验，所以HDB3码被广泛应用到井下电缆遥传系统以及高速长距离书记通信中等。
FPGA具有成本低、可靠性高、开发周期短、可重复编程等特点。
利用EDA技术，可对其实现硬件设计软件化，加速了数字系统设计的效率，降低了设计成本。
本文先对HDB3码，FPGA器件和EDA技术的发展背景进行简述。
接着阐述EDA技术中常用的VHDL语言的发展与优点，并以VHDL为核心，简要说明硬件电路的设计的方法步骤。
然后介绍HDB3码的编译码原理以及其特点。
最后，对HDB3码的编译原理进行重点分析，并且以VHDL语言为主，分别对编码器部分和译码器部分的具体实现方法进行说明，给出具体设计的思考方案和程序流程图，并对设计方案进行软件仿真，同时给出仿真结果并对其进行分析，证明设计方案的正确性。
关键词：HDB3码；FPGA；EDA;VHDL;编译码AbstractHDB3 code is one of codes used in the transmission system. It has no DC components and a few of LF components. Moreover, it has continuous zeros no more than three. The features of HDB3 code help the signal to be rebuilt and be checked for error easily, so HDB3 code is the commonly used code in the transmission system. Low cost, dependability, short design cycle and repeated program ability are the features of FPGA. You can design hardware of digital circuits by using software as a result of using FPGA with EDA. It will construct the digital system quickly system quickly and reduce the cost of design.This paper first introduces the development and background of HDB3.FPGA and EDA, and then expands VHDL. which is commonly used as design-entry language for EDA.A summa ry of digital circuits’ design by using VHDL is provided. Moreover, the principle and decoder is designed by using VHDL. Finally, the plan of design, the flow of software design and the simulated waveform of HDB3 encoder and decoder is presented, showing correctness of the design.Keywords: HDB3 code; FPGA ; EDA ; VHDL; Encoder and Decoder目录第一章概述 (1)1.1 HDB3码的简述 (1)1.2 FPGA简介 (2)1.2.1 FPGA的发展历程 (2)1.2.2 FPGA基本结构及其特点 (3)1.3 EDA技术 (4)1.4 VHDL硬件描述语言 (4)1.4.1 简介 (4)1.4.2 VHDL具有的特点 (5)1.4.3 VHDL的优点 (7)1.4.4 VHDL设计硬件电路的方法 (7)第二章 HDB3码的编译规则 (10)2.1主要的基带传输码型 (10)2.1.1 NRZ码的编码规则 (10)2.1.2 AMI码的编码规则 (10)2.2 HDB3码的编码规则 (11)2.3 HDB3码的译码规则 (12)2.4 HDB3码的检错能力 (12)第三章 HDB3编码器的FPGA实现 (13)3.1 HDB3码编码器的实现分析 (13)3.2 HDB3码编码器的设计思路 (13)3.2.1 4连‘0’的检出加V及判‘1’极性 (13)3.2.2 取代节的选取 (13)3.3设计建模 (14)3.3.1插“V”码模块设计及仿真 (15)3.3.2插“B”码模块设计及仿真 (17)3.3.3 HDB3编码器的极性转换模块设计及仿真 (20)第四章 HDB3译码器的FPGA实现 (24)4.1 译码器的实现分析 (24)4.2 HDB3译码器的设计思路 (24)4.3 V的检测 (25)4.4 扣V扣B (25)4.5 设计建模 (25)4.5.1扣V扣B的实现 (26)4.6 软件仿真 (26)第五章结论 (28)参考文献 (29)附录 (30)辞 (38)第一章概述1.1 HDB3码的简述HDB3（High Density Bipolar of order 3code）码的全称是三阶高密度双极性码，又称为四连“0”取代码，它是一种AMI码的改进，保持了AMI码的优点而克服其缺点。
摘要本文以FPGA为硬件平台，基于EDA工具QUARTUSⅡ为软件平台上对HDB3编/译码进行实现。
由于在EDA的软件平台QUARTUSⅡ上不能处理双极性的信号，因此对HDB3码的编/译码的实现分为：软件部分和硬件部分。
软件部分是基于QUARTUSⅡ的平台上对输入的码元进行编码和译码，通过系统仿真，验证了HDB3码的编译码的正确性；硬件部分采用CD74HC4052双四选一的数模选择器实现单极性到双极性的转换；采用AD790和SE5539实现双极性到单极性的转换。
最后，通过仿真，验证了方案的正确性。
关键词：HDB3；建模；VHDL；编/译码；QUARTUSⅡThe Modeling and Realization of the HDB3 Encoding andDecoding Based on FPGAWu Yingfa(College of Physics Science and Information Engineering,Jishou University,Jishou,Hunan 416000)AbstractThe HDB3 encoding and decoding are realized based on taking FPGA as hardware platform and taking QUARTUSⅡ，a kind of EDA tool，as the software platform. Because QUARTUSⅡcan not deal with the bipolar of signal，the realization of HDB3’s encoding/decoding function is divided into two parts: software and hardware part. In the software part: the encoding/decoding of HDB3 are realized based on QUARTUSⅡ, and the simulation result that the realization is correct. In the hardware part: the CD74HC4052 are used to realize unipolar /bipolar transformation, at the same time, the AD790 and SE5539 are used to realize bipolar/unipolar transformation. At last, the efficiency of theabove method is proved by the simulation results.Key words：HDB3；Modeling；VHDL；Encoding/Decoding；QUARTUSⅡI目录第一章绪论 (1)第二章EDA辅助设计工具的介绍 (3)2.1 FPGA的介绍 (3)2.1.1 PLD的介绍 (3)2.1.2 FPGA的系统介绍 (3)2.2 VHDL语言和QUARTUSⅡ (4)2.2.1 VHDL语言 (4)2.2.2 EDA工具QUARTUSⅡ (5)第三章HDB3码编码器的建模与实现 (6)3.1 HDB3码的编码规则 (6)3.2 基于VHDL的编码器的建模及实现 (6)3.2.1 编码器的VHDL建模及难点分析 (7)3.2.2 基于VHDL编码器的实现 (7)3.3编码中单/双极性转换的实现 (12)3.3.1单/双极性转换的流程图 (12)3.3.2单/双极性变换的VHDL实现 (14)3.3.3单/双极性变换的硬件实现 (15)3.4 HDB3码编码器的波形仿真及分析 (16)3.5 小结 (18)第四章HDB3码译码器的建模与实现 (19)4.1 HDB3码的译码规则及建模 (19)4.2 译码中双/单极性的实现 (19)4.3 基于VHDL译码器的实现 (20)4.3.1基于VHDL译码器的流程图 (20)4.3.2 HDB3码译码器的程序设计 (20)4.4 HDB3码译码器的波形仿真及分析 (23)4.5 小结 (24)第五章结束语 (25)参考文献 (25)致谢 (26)附录一 (28)附录二 (33)基于FPGA的HDB3编译码的建模与实现绪论第一章绪论数字基带信号的传输是数字通信系统的重要组成部分之一。
HDB3编解码电路设计HDB3 (High Density Bipolar 3-Zero) 是一种常用的数字通信编码和解码技术，它可以有效地传输数字数据，而不会引入过多的传输开销和误码率。
在本文中，我将详细介绍HDB3编解码电路的设计。
一、HDB3编码1.将原始数据按照4位一组进行分组。
2.对每个4位的数据进行如下规则的转换：-如果4位数据中有连续的0，则将连续的0替换为000V或B00V，其中V表示一种特定的极性反转。
-如果4位数据中有连续的1，且前面的极性反转为B，则将连续的1替换为000V，其中V表示一种特定的极性反转。
-如果4位数据中有连续的1，但前面的极性反转不为B，则将连续的1替换为0000。
-如果4位数据中没有连续的0或1，则将第一个1替换为B，其中B 表示一种特定的极性反转。
3.将每个4位数据的替换结果进行串联，形成最终的编码结果。
二、HDB3解码HDB3解码主要是通过对编码数据进行逆向操作，即还原出原始的数据。
下面是HDB3解码的步骤：1.将编码数据按照4位一组进行分组。
2.对每个4位的数据进行如下规则的逆向操作：-如果4位数据中有000V或B00V的形式，则将该4位数据替换为连续的0。
-如果4位数据中有0000的形式，则将该4位数据替换为连续的1-如果4位数据中有连续的1，则将连续的1替换为连续的1，并进行极性反转。
-如果4位数据中有B的形式，则将该4位数据替换为连续的1，并进行极性反转。
3.将每个4位数据的逆向操作结果进行串联，形成最终的解码结果。
1.编码电路设计：-使用4位移位寄存器来存储输入的数据，并将其输入到编码器电路中。
-编码器电路由逻辑门电路构成，根据上述编码规则对4位数据进行转换。
-将每个4位数据的转换结果串联形成编码结果。
2.解码电路设计：-使用4位移位寄存器来存储输入的编码数据，并将其输入到解码器电路中。
-解码器电路由逻辑门电路构成，根据上述解码规则对4位数据进行逆向操作。
HDB3编译码器的FPGA设计与实现一．方案论证及实现（1）1．HDB3编码器的VHDL建模思想从编码规则来分析，这个设计的难点之一是如何判决是否应该插“B”，因为这涉及到由现在事件的状态决定过去事件状态的问题。
按照实时信号处理的理论，这是没办法实现的。
但是在实际电路中，可以考虑用寄存器的方法，首先把信码寄存在寄存器里，同时设置一个计数器计数两个“V”之间“1”的个数，经过4个码元时间后，由一个判偶电路来给寄存器发送是否插“B”的判决信号，从而实现插“B”功能。
不过，信号处理的顺序不能像编码规则那样：首先把代码串变换成为AMI 码，完成插“V”、插“B”工作之后，其后的“+1”和“-1”的极性还要依据编码规则的规定变换。
这样做需要大量的寄存器，同时电路结构也变得复杂。
若把信号处理的顺序变换一下：首先完成插“V”工作，接着执行插“B”功能，最后实现单极性变双极性输出（最后这个任务由另外一人完成）。
这样做的好处是：输入进来的信号和插“V”、插“B”功能电路中处理的信号都是单极性信号，且需要的寄存器的数目可以少很多。
另外，如何准确识别电路中的“1”、“V”和“B”。
因为“V”和“B”符号是人为标识的符号，但在电路中最终的表现形式还是逻辑电平“1”。
解决的方法是利用双相码，将其用二进制代码分别表示。
双相码的编码规则：它是对每个二进制代码分别利用两个具有两个不同相位的二进制码去取代。
例如，代码： 1 1 0 0 1 0双相码： 10 10 01 01 10 01这样就可以识别电路中的“1”、“V”、“B”。
也可以人为的加入一个标识符（其最终目的也是选择输出“1”的极性），控制一个选择开关，使输出“1”的极性能按照编码规则进行变化。
2．基于VHDL硬件描述语言的建模及程序设计本设计的思想并不像前面HDB3码编码原理介绍的那样首先把消息代码变换成为AMI码，然后进行V符号和B符号的变换，而是在消息代码的基础上，依据HDB3编码规则进行插入“V”符号和插入“B”符号的操作，最后完成单极性信号变成双极性信号的转换。
利用FPGA实现HDB3编解码功能摘要：HDB3(三阶高密度双极性)码具有无直流分量、低频成分少、连零个数不超过3个、便于提取时钟信号等特点。
通过对HDB3编解码原理进行分析和研究，提出一种基于FPGA 的HDB3编解码实现方法，给出Verilog HDL语言的实现方法和仿真波形，完成硬件电路的设计和测试，采用该方法设计的HDB3编解码器已应用于相关实验设备中。
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根据这些要求，ITU-T(国际电联)在G．703建议中规定，对于2 MHz、8 MHz、32 MHz速率的数字接口均采用HDB3(三阶高密度双极性)码。
HDB3码具有无直流分量，低频成分少，连零个数不超过3个等特点，便于时钟信号的提取和恢复，适合在信道中直接传输。
这里利用Verilog HDL语言设计用于数字通信系统中的HDB3编解码器。
2 HDB3编码模块设计要设计一个实用的编码模块，首先要深入研究其编码规则及其特点，然后根据编码规则设计符合电路特性的编码流程。
HDB3码的编码规则包括：①将消息代码变换成AMI码，AMI码的编码规则是对码流中的非“0”符号进行正负交替；②检查AMI码中的连零情况，当连零的个数小于4个时，保持AMI的形式不变；当连零的个数达到4个或超过4个时，则将非零码后的第4个“0”替换成V码，其中V码的极性与前一非零码(+1或-1)的极性保持一致，例如，前面的非零码是+1，则将V码记为+V；③完成插V操作后，检查2个相邻V码之间非零码的个数是否为偶数，若为偶数，则再将相邻2个V码中后一个V码的前一非零码后的第一个“0”变为B码，B码的极性与前一非“0”码的极性相反，同时B码后面的非“0”码极性再次进行交替变换，保证极性交替反转特性。
ＨＤＢ３编译码电路的ＦＰＧＡ设计
作者：卢晶琦
来源：《现代电子技术》2008年第16期
摘要：HDB3码(3阶高密度双极性码)保持AMI码极性反转的特点，减少连0串的长度，有利于提取定时信息，广泛用于数字通信系统中。
针对现有HDB3编码器中存在编码复杂、输出延时长等缺点，设计一种统一位置判断和极性判断的HDB3编码器，并从实际应用出发，将误码检测和位同步提取融入译码器芯片中。
仿真和实测表明，编译码功能正确，且相对延时较小、灵活性高，具有实用价值。
关键词：HDB3码；编译码器；FPGA；VHDL
中图分类号：TN79 文献标识码：B 文章编号：1004373X(2008)1600102
Design of HDB3 Codec Based on FPGA
LU Jingqi
(College of Zhongshan,University of Electronic Science & Technology of
China,Zhongshan,528402,China)
Abstract：The HDB3 code(high density bipolar order3 encoding) keeps the feature of polarity inversion of AMI code,which reduces the length of zeros,therefore beneficial for extraction of timing message.To solve the drawbacks of the existing HDB3 encoders,a HDB3 encoder based on block encoding unified polarity judgement and position polarity judgment is proposed.Besides,a HDB3 decoder which contains error detection and timing message distiller is also discussed from the practical view.Simulation and practice results show the new HDB3 Codec have a right function and can be applied to actual circuits.
Keywords：HDB3;codec;FPGA;VHDL
目前，信道编码被广泛地应用于数字通信、图像处理系统中，成为数据传输中不可缺少的部分。
HDB3(High Density Bipolar)码是AMI码的改进型，具有无直流分量，少低频分量，易于提取位同步信号并具有内在的检错能力等优点，成为广泛应用于基带传输系统中的码型，ITUT G.703规定：2 Mb/s，8 Mb/s和34 Mb/s的数字接口均采用HDB3码，因此设计一个稳定的HDB3码的编译码器就显得很有价值。
市场上虽有专用的CD22103A芯片，但是该芯片只具有编译码功能，在使用时需另配位同步提取和电压极性转换电路，不利于系统的集成。
本文从HDB3的编码原理着手，设计了一种基于FPGA的统一位置判断和极性判断的HDB3编码器，并从实际应用及FPGA结构出发，将误码检测和位同步提取融入译码器芯片中。
1 HDB3编码规则
从二进制的NRZ消息代码到HDB3码的编码规则.\是：
(1) 当NRZ码序列中连续出现…0‟的个数小于4个时，按AMI码规则进行编码，即将…1‟码变为…+1‟,…-1‟交替脉冲；
(2) 当代码序列中出现4个或4个以上的连…0‟码时，则将连…0‟段按4个…0‟分节，即“0000”为一节，并使第4个…0‟码变为…1‟码，用V脉冲表示，且V脉冲的极性与前一个…1‟脉冲的极性相同，称V为破坏码，“000V”为破坏节。
(3) 如果所得序列中相邻2个破坏码V间…1‟脉冲的个数为偶数，则还需将破坏节中的第一个…0‟码变为…1‟码，用B脉冲表示。
此时破坏节就变为“B00V”形式。
B脉冲的极性与其前一个…1‟脉冲的极性相反，而与其后的V脉冲极性相同。
2 HDB3编码部分
编码部分的模块如图1所示，其中关键部分是BV码元判决和BV极性判决2部分电路。
2.1 BV码元判决
将编码后的信码…1‟、补信码…B‟和破坏码…V‟都看作是…1‟码。
根据编码规则，…V‟必须与前一…B‟同极性，如果条件不满足，则必须插入与…V‟同极性的补信码…B‟。
因此，当遇到4个连…0‟时，除了第一个4连…0‟固定用“000V”取代外，取代节“B00V”或“000V”的选取由前一B，V 的极性是否相同来判决。
2.2 BV极性的判决
根据编码规则，HDB3码序列中的…B‟和…V‟都应保持极性交替变化的规律，并且应该保证…V‟与前一…B‟同极性，利用这一性质，很容易实现正负极性码元的分开。
从FPGA输出的P1，N1信号经过单－双极性变换电路(如CC4052四选一开关)合成一路双极性脉冲序列，即HDB3码序列。
3 HDB3译码部分
相对于编码，HDB3译码较为简单，从实用性的角度出发，在译码电路部分融入误码检测和位同步提取电路，总体框图如图2所示。
3.1 误码检测
由于HDB3码具有一定的内在检错能力，因此从实用性考虑，设计此部分电路。
当输入码元序列中连续出现3个以上的′0′码，或同极性码元连续到达的个数大于2个时，均表示接收到的编码或位同步提取出错，ERROR输出为高电平。
3.2 位同步提取电路
位同步提取是否正确是译码器能否正确译码的关键。
基于FPGA强大的逻辑宏单元，本设计考虑将位同步提取集成于译码器内部，通过应用FPGA的LPM宏模块，配置数字锁相环，实现片内位同步提取，提高系统的集成度。
3.3 取代码译码部分
从编码原理看出，每一破坏符号总是与前一非…0‟符号同极性，因此，从收到的符号序列中很容易找到破坏点V，从而用“0000”取代消息码，再将所有的+1，-1变成…1‟后便得到原信息代码。
4 FPGA仿真实现
在QuartusⅡ开发平台下，完成上述原理的HDB3编译码器的仿真。
通过在仿真文件中加载不同的激励，输出波形完全符合HDB3码的编码要求，仿真波形如图3,图4所示。
5 结语
经过仿真分析和实际测试，该编译码器能够正常工作，达到预期的效果。
本设计通过编码分组保持码元的极性交替变换，通过极性生成完成取代节的定位和选取，并在译码单元从实际应用出发，集成误码检测和位同步提取电路，具有消耗资源较少、外围电路简单等优点。
若修改本地时钟频率，并且和可编程逻辑结合，还可用于其他速率的实际通信编码电路中，比专用芯片成本低、集成度更高、更加灵活。
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