电子课程设
——加减法运算电路设计
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学院：电信息工程学院
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专业：电气工程及其自动化
班级：
姓名：
学号：
指导老师：闫晓梅
2014年12月 19日 加减法运算电路设计
一、设计任务与要求
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1.设计一个4位并行加减法运算电路，输入数为一位十进制数，
2.作减法运算时被减数要大于或等于减数。
灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算
模式，运算完毕，所得结果亦用数码管显示。
4.系统所用5V电源自行设计。
二、总体框图
1.电路原理方框图：
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图2-1二进制加减运算原理框图
2.分析：
如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，置数电路 开关选择运算方式 加法运算电路
减法运算电路 译码显示计算结果
显示所置入的两个一位十进制数 ￥
电源部分 所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
例如：
若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16，并在七段译码显示器上显示16；
若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2，并在七段译码显示器上显示02。
三、选择器件
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1.器件种类：
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表3-1
2.重要器件简介：
（1） [
（2） . 4位二进制超前进位加法器74LS283：完成加法运算使用该器件。
1).74LS283 基本特性：供电电压： 输出高电平电流： 输出低电平电流： 8mA。
2).引脚图： 序号 元器件 个数
1 74LS283D 2个
加法器电路设计实验报告
【加法器电路设计实验报告】
一、实验目的
本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理
加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR
(A AND Cin)。
三、实验步骤
1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析
经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。通过对电路输出结果与理论计算值的对比，验证了该加法器电路设计的正确性和有效性。
组合逻辑电路实验报告
引言：
组合逻辑电路是数字电路的重要组成部分，广泛应用于计算机、通信等领域。本实验旨在通过设计和实现一个基本的组合逻辑电路，加深对数字电路的理解，同时掌握实验的步骤和方法。
一、实验目的
本次实验的主要目的是设计并实现一个4位二进制加法器，通过对二进制数进行加法运算，验证组合逻辑电路的正确性。
二、实验原理
1. 二进制加法
二进制加法是指对两个二进制数进行相加的运算。在这个过程中，我们需要考虑进位问题。例如，对于两个4位二进制数A和B，加法的规则如下：
- 当A和B的对应位都是0时，结果位为0；
- 当A和B的对应位有一个位是1时，结果位为1；
- 当A和B的对应位都是1时，结果位为0，并需要将进位加到它们的下一位。
2. 组合逻辑电路
组合逻辑电路是由多个逻辑门组成的电路，根据输入信号的组合条件决定输出信号的状态。在本实验中，我们将使用与门、或门、非门等基本逻辑门设计加法器电路。
三、实验步骤
1. 设计电路
根据二进制加法的原理，我们可以通过组合逻辑电路来实现一个4位二进制加法器。设计原理如下：
- 使用四个与门分别对应四个位的相加；
- 使用四个异或门进行无进位相加；
- 使用一个或门将各位相加后的进位输出；
- 最后将四个位的和和进位进行合并得到最终结果。
2. 搭建电路实验装置
根据设计步骤，将与门、异或门、或门等集成电路以及电阻、导线等连接在面包板上，搭建出电路实验装置。
3. 验证电路正确性
输入两个4位的二进制数A和B，并将结果与预期结果进行对比，验证电路的正确性。重复进行多组实验，确保电路的可靠性和稳定性。
四、实验结果与分析
通过多次实验，我们得到了实验结果。将结果与预期结果进行对比，并计算误差，可以得出结论。在实验中，我们还观察到了实验结果的稳定性和可靠性，并对实验结果的波形进行了分析。
五、实验总结
通过本次实验，我们了解了组合逻辑电路的基本原理和设计方法，并通过设计和搭建4位二进制加法器电路，实践了电路设计的过程。实验结果与预期结果相符，验证了电路的正确性。同时，实验还帮助我们培养了实验操作的能力和科学精神。
常用组合逻辑电路(3线—8线译码器 138)
3线—8线译码器是一种常用的数字电路，用于将一个三位二进制数映射到八个输出信号上。它通常被用作地址译码器，将CPU发出的地址信号译码成与之对应的设备的CS（片选）信号。以下是一些常见的组合逻辑电路及其应用：
1. 2进制加法器
2进制加法器是一种常见的电路，它用于将两个二进制数相加。它的输入通常为两个二进制数和一个进位信号，输出为一个二进制数和一个进位信号，其中进位信号由前一位相加的进位和当前位的两个输入信号决定。2进制加法器通常被用于CPU中的ALU（算术逻辑单元）中，实现加法操作。
2. 4位全加器
4位全加器是一种电路，用于将四位二进制数相加。它由四个2进制加法器组成，每个加法器的进位都与前一个加法器的进位相连。4位全加器通常也被用于ALU中，实现更高精度的加法操作。
3. 反相器
反相器是一种电路，将输入信号取反输出。它通常由一个晶体管或MOS管构成，当输入信号为高电平时，电路关闭，输出为低电平；当输入信号为低电平时，电路开启，输出为高电平。反相器在数字电路中有广泛应用，用于信号处理、计数器、寄存器等电路。
4. 与门
与门是一种电路，当所有输入信号都为高电平时，输出为高电平；否则输出为低电平。与门通常由两个PNP晶体管或两个NPN晶体管组成，输入信号通过两个晶体管的基极输入到集电极，当所有输入信号都为高电平时，晶体管都开启，输出信号为高电平。
5. 或门
或门是一种电路，当任意一个输入信号为高电平时，输出为高电平；否则输出为低电平。与门和或门是组合逻辑电路常用的基本逻辑门，它们可以通过多次组合实现更复杂的电路功能。
