第四章 组合逻辑电路 小结

第4章组合逻辑电路内容提要本章主要讲述了组合逻辑电路的基本概念、特点及其分析和设计方法。

组合逻辑电路在逻辑功能上的特点是这种电路任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态无关。

在电路结构上基本上由逻辑门组成，且只有输入到输出的通路，没有从输出到输入的回路。

这种电路没有记忆功能。

所谓组合逻辑电路分析就是根据给定逻辑电路，判断电路的逻辑功能。

本章以常用组合逻辑功能器件全加器、编码器、译码器、数值比较器、数据选择器、奇偶产生/校验电路为例，介绍了组合逻辑电路分析方法，同时讲述了上述各功能器件的逻辑功能。

组合逻辑电路设计是根据实际逻辑命题，设计出实现该命题所需功能的最简逻辑电路。

本章主要讲述了采用小规模集成器件和中规模集成器件的设计方法。

本章还结合组合逻辑电路介绍了用VHDL描述组合逻辑电路的方法，主要介绍了VHDL的基本知识，并用这些基本知识来描述常用的组合逻辑电路。

介绍了组合逻辑电路的竞争与冒险的概念，逻辑冒险的判断和避免方法。

教学基本要求（1）掌握组合逻辑电路的分析和设计方法。

（2）掌握常用组合逻辑电路功能器件的逻辑功能及使用方法。

（3）掌握VHDL基本知识、VHDL描述电路的基本方法。

（4）理解常用组合逻辑电路功能器件的工作原理。

（5）了解组合逻辑电路中的竞争与冒险现象。

重点与难点本章重点：（1）组合逻辑电路的分析和设计方法。

（2）常用组合逻辑功能器件的逻辑功能和使用方法。

（3）VDHL描述组合逻辑电路的基本方法。

本章难点：组合逻辑电路中竞争与冒险现象的判断。

主要教学内容4.1 组合逻辑电路分析4.1.1 分析基本方法和步骤4.1.2 常用组合逻辑功能器件4.2 组合逻辑电路设计4.2.1 组合逻辑电路设计步骤4.2.2 采用小规模器件设计组合逻辑电路4.2.3 采用中规模组合逻辑功能器件设计组合逻辑电路4.3 组合逻辑电路的竞争冒险现象4.3.1 组合逻辑电路竞争冒险的判断4.3.2 组合逻辑电路竞争冒险的消除4.4 VHDL描述组合逻辑电路4.1组合逻辑电路分析4.1.1 分析基本方法和步骤分析组合逻辑电路的目的是确定已知电路的逻辑功能，其步骤大致是：从输入端入手，根据逻辑门电路的逻辑功能，逐级写出各输出端的逻辑函数表达式→化简和变换逻辑表达式→列出真值表→确定逻辑功能。

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4.3 编码器
主要内容：
编码器的概念 由门电路构成的三位二进制编码器 由门电路构成的二-十进制编码器 优先编码器的概念 典型的编码器集成电路74LS148及74LS147
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4.3.1 编码器的概念
在数字电路中，通常将具有特定含义的信息（ 数字或符号）编成相应的若干位二进制代码的过程 ，称为编码。实现编码功能的电路称为编码器。 编码器功能框图如下图所示。
A B C D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
F 0 0 0 1 0 0 0 1 0 0 0 1 1 1 1 1
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根据上述各表达式可直接画出3位二进制编码 器的逻辑电路图如图所示。
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2．优先编码器
优先编码器事先对输入端进行优先级别排序，在任何时 刻仅对优先级别高的输入端信号响应，优先级别低的输入端 信号则不响应。如图所示是8-3线优先编码器74LS148的逻辑 符号和引脚图。功能表见表4－10（P86）。
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4.2.2组合逻辑电路的设计举例
1．用与非门设计组合逻辑电路 例4-4 用与非门设计一个三变量“多数表决电路”。 解：（1）进行逻辑抽象，建立真值表： 用A、B、C表示参加表决的输入变量，“1”代表 赞成，“0”代表反对，用F表示表决结果，“1”代表 多数赞成，“0”代表多数反对。根据题意，列真值表。
15
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2．用或非门设计组合逻辑电路
例4-6 用或非门设计例4-5(见课本)的逻辑电路。 F(A,B,C,D)=∑m(3,7,11,13,15)

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& & &
F
F AB AC AB AC
____
___
0 1
C
第三步：逻辑电路
(a)
(b)
例 5 设计一个组合电路，将 8421BCD码变换为余 3 代码。
解 这是一个码制变换问题，由于均是BCD码，故输入输出均为四个端点。
A B C D 码制 变换 电路 W X Y Z
第一步：列出真值表。
A B
& &
P
N
&
C
F
&
Q
000 001 010 011 100 101 110 111
解
第一步：写出逻辑表达式。 前级→后级 (或后级→前级 )
P AB N BC Q AC F PNQ AB BC AC AB BC AC
第二步： 列出真值表。
第三步： 逻辑功能描述——三输入变量多数表决器。
F C4 S3 S2 S3S1 C 4 S9 S1 S9 S1
S3S1
__
二进制数与8421码对应表
1 C4
A3 A 2 A1 A 0
B3 B 2 B1 B 0
四位全加器 S3 S2 S1 S0
C0
&
& &
A3 A 2 A1 A 0 B2 B1 四位全加器 F S 3′ S 2′ S 1′ S 0′
__
__
__
C i 1 Ai B i B i C i 1 Ai C i 1Ci＋1 NhomakorabeaSi
≥1
&
Ai Bi
1
1

1 1
1 1 1
. . .
1
1 1
(3)IN6 (4)IN7 (5)ST
.
.
.. . . . .. . .
. . . . .
. . . . . . . . . .
& & ≥1 &
YEX(14)
Y0(9)
& &
& ≥1 & & & & ≥1 & & &
Y1(7)
1 1
.
1
Y2(6)
1
图4-3-3 优先编码器逻辑图
IN5
× 1 × × 0 1 1
IN6
× 1 × 0 1 1 1
IN7
× 1 0 1 1 1 1
Y2
1 1 0 0 0 0 1
Y1
1 1 0 0 1 1 0
Y0
1 1 0 1 0 1 0
YEX
1 1 0 0 0 0 0
YS
1 0 1 1 1 1 1
0
0 0
×
× 0
×
0 1
0
1 1
1
1 1
1
1 1
1
1 1
观察真值表4－3－1，对应表中 只有8个状态，而其余248个状态所 对应的最小项均为约束项，利用约 束项化简得：
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y I I I I 0 1 3 5 7
若用与非门实现，需将上式化成与非形式， 如图4－3－3所示。
组合逻辑电路的设计步骤：
(1)分析设计要求，列出真值表，用卡诺图化简逻 辑函数，写出设置输入函数最简与或表达式； (2)在最简式F中，寻找有用的添加项，提取公共 因子，再用公共尾部替代，最后变换为与非式； (3)根据函数F的与非表达式画出电路图。