当前位置：文档之家 › 第四章组合逻辑电路

第四章组合逻辑电路

  • 格式：ppt
  • 大小：8.19 MB
  • 文档页数：75

下载文档原格式

  / 75

合集下载

数字电子技术第四章(阎石第六版)

数字电子技术第四章(阎石第六版)
' RBI • 灭零输入 ：置0时可将整数位或小数位多余 的零熄灭。
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7

《数字电子技术基础》第五版：第四章 组合逻辑电路

《数字电子技术基础》第五版：第四章 组合逻辑电路

74HC42
二－十进制译码器74LS42的真值表
序号 输入
输出
A3 A2 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 000 0 111111111
1 0 001 1 011111111
2 0 010 1 101111111
3 0 011 1 110111111
4 0 100 1 111011111
A6 A4 A2
A0
A15 A13 A11 A9
A7 A5 A3
A1
I7 I6 I5 I4 I3 I2 I1 I00
S
74LS 148(1)
YS
YEE Y2 Y1
Y0
XX
I7 I6 I5 I4 I3 I2 I1 I0
S
74LS 148(2)
YS
YE Y2 Y1
Y0
X
&
G3
&
G2
&
G3
Z3
Z2
Z1
&
G3
0时1部分电路工作在d0a1a0d7d6d5d4d3d2d1d074ls153d22d20d12d10d23d21s2d13d11s1y2y1a1a0在d4a0a1a2集成电路数据选择器集成电路数据选择器74ls15174ls151路数据输入端个地址输入端输入端2个互补输出端74ls151的逻辑图a2a1a02274ls15174ls151的功能表的功能表a2a1a0a将函数变换成最小项表达式b将使能端s接低电平c地址a2a1a0作为函数的输入变量d数据输入d作为控制信号?实现逻辑函数的一般步骤cpcp000001010011100101110111八选一数据选择器三位二进制计数器33数据选择器数据选择器74ls15174ls151的应用的应用加法器是cpu中算术运算部件的基本单元

第四章组合逻辑电路的分析与设计

第四章组合逻辑电路的分析与设计

=1
S
C = AB 画出逻辑电路图。 画出逻辑电路图。
S = AB + AB = A ⊕ B
&
C
2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。 全加器 能同时进行本位数和相邻低位的进位信号的加法运算。
由真值表直接写出逻辑表达式，再经代数法化简和转换得： 由真值表直接写出逻辑表达式，再经代数法化简和转换得：
每一个输出变量是全部或部分 输入变量的函数： 输入变量的函数： L1=f1（A1、A2、…、Ai） 、 L2=f2（A1、A2、…、Ai） 、 …… Lj=fj（A1、A2、…、Ai） 、
4.1 组合逻辑电路的分析方法
分析过程一般包含4个步骤： 分析过程一般包含4个步骤：
例4.1.1：组合电路如图所示，分析该电路的逻辑功能。 组合电路如图所示，分析该电路的逻辑功能。
第四章 组合逻辑电路的分析与设计
组合逻辑电路的概念： 组合逻辑电路的概念： 电路任一时刻的输出状态只决定于该时刻 各输入状态的组合，而与电路的原状态无关。 各输入状态的组合，而与电路的原状态无关。
组合电路就是由门电路组合而成， 组合电路就是由门电路组合而成 ， 电路中没有记 忆单元，没有反馈通路。 忆单元，没有反馈通路。
= Ai Bi + ( Ai ⊕ Bi )C i- 1
S i = Ai ⊕ Bi ⊕ C i 1
C i = Ai Bi + ( Ai ⊕ Bi )C i- 1
根据逻辑表达式画出全加器的逻辑电路图： 根据逻辑表达式画出全加器的逻辑电路图：
& Ai Bi Ci-1 =1 Si ≥1 =1 Ci
Ai Bi Ci-1 CI ∑ CO Si Ci
4.3.3 译码器

第4章组合逻辑函数.ppt

第4章组合逻辑函数.ppt

Y4 ( A2 A1A0 ) m4
Y1 ( A2 A1A0 ) m1
Y5 ( A2 A1A0 ) m5
Y2 ( A2 A1A0 ) m2
Y6 ( A2 A1A0 ) m6
Y3 ( A2 A1A0 ) m3
Z13’输出低电平
43
4. 二进制译码器的主要特点 功能特点： 输出端提供全部最小项 电路特点： 与门(原变量输出)
与非门(反变量输出)
44
二、二－十进制译码器 输入端：4 输出端：10
二-十进制译码器的输入是十进制数的4位二进制
编码（BCD码），分别用A3、A2、A1、A0表示；输
出的是与10个十进制数字相对应的10个信号，用
① 确定输入变量不同取值时功能是否满足要求； ② 变换电路的结构形式(如：与或 与非-与非)； ③ 得到输出函数的标准与或表达式，以便用 MSI、
LSI 实现； ④ 得到其功能的逻辑描述，以便用于包括该电路的系
统分析。
8
逻辑图
出从 逐输 1 级入 写到 出输
逻辑表
达式
化 简
2
最简与或
表达式
Y1 ( AB) Y2 (BC)
Y
Y3 (CA)
1
Y (Y1Y2Y3) (( AB)(BC)(CA))
2
Y AB BC CA9来自最简与或 表达式3
真值表
4
电路的逻 辑功能
Y AB BC CA
3
当输入A、B、
0
C中有2个或3
0
个为1时，输 出Y为1，否则
0 1
4
输出Y为0。所 以这个电路实
Y0 ((DB)(DC)) DB DC

第4章 组合逻辑电路

第4章 组合逻辑电路

25
4.3 编码器
主要内容：
编码器的概念 由门电路构成的三位二进制编码器 由门电路构成的二-十进制编码器 优先编码器的概念 典型的编码器集成电路74LS148及74LS147
26
4.3.1 编码器的概念
在数字电路中，通常将具有特定含义的信息（ 数字或符号）编成相应的若干位二进制代码的过程 ，称为编码。实现编码功能的电路称为编码器。 编码器功能框图如下图所示。
A B C D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
F 0 0 0 1 0 0 0 1 0 0 0 1 1 1 1 1
30
根据上述各表达式可直接画出3位二进制编码 器的逻辑电路图如图所示。
31
2．优先编码器
优先编码器事先对输入端进行优先级别排序，在任何时 刻仅对优先级别高的输入端信号响应，优先级别低的输入端 信号则不响应。如图所示是8-3线优先编码器74LS148的逻辑 符号和引脚图。功能表见表4－10（P86）。
13
4.2.2组合逻辑电路的设计举例
1．用与非门设计组合逻辑电路 例4-4 用与非门设计一个三变量“多数表决电路”。 解：（1）进行逻辑抽象，建立真值表： 用A、B、C表示参加表决的输入变量，“1”代表 赞成，“0”代表反对，用F表示表决结果，“1”代表 多数赞成，“0”代表多数反对。根据题意，列真值表。
15
16
2．用或非门设计组合逻辑电路
例4-6 用或非门设计例4-5(见课本)的逻辑电路。 F(A,B,C,D)=∑m(3,7,11,13,15)

脉冲与数字电路第四章 组合电路设计

脉冲与数字电路第四章 组合电路设计

组合电路的逻辑竞争和冒险
<4>静态险象： 输出本不应变化 产生了毛刺； 动态险象： 输出本应变化 另有毛刺
2、险象的判断：
1〉逻辑险象：当P个（1≤P ≤N）输入变量发生变化， 但函数输出最简与或式中不包含由N-P个不变变量组 成的乘积项，就可能发生逻辑冒险。 2〉功能险象：当P个（P>1）输入变量发生变化时， 若变化前后稳定时，输出在变化前后一致，在卡诺图 中由其余不变的N-P个变量组成的乘积项包含的最小 项既有1又有0，就可能发生功能冒险。
（将3位二进制数译8路输出。）
3、译码器
*〉3-8译码器扩展：（将2片3-8扩展为4-16译码器。）
3、译码器
3〉4-16译码器（74LS154）：
（将4位二进制数译10路输出。）
3、译码器
3〉BCD-10译码器（74LS154）：
（将4位二进制数译10路输出。）
3、译码器
4〉其他码变换电路： <1> BCD/7SEG译码器：
F=A+BC
F=A(B+C)F=A⊕B ⊕C第四章 组合逻辑电路
例2：多重关联的组合电路
F=AC+B
F1=(AB+C) ⊕D
F2=AB +C
X: 表示受影响的 两端短接 A=1, B和C短接 A=0, B和C短接
更多的例子：P123
2、编码器
功能：将十进制输入变成二进制或BCD码输出。
1〉4-2线编码器：（将0-3编码为2位二进制数）
<1> 逻辑险象：由于不同门
电路传输延迟不同，使得同一 信号的变化到达输出时间不一 致而引起的输出尖峰。 功能险象：多个输入信 号变化快慢不一致，引起的输 出尖峰。

(完整版)组合逻辑电路

（第4章-15）
3. 选用小规模SSI器件 4. 化简 Z R' A'G'RA RG AG
5. 画出逻辑图
Z RAG.RA.RG.AG
用与或门实现
用与非门实现
（第4章-16）
多输出组合逻辑电路的设计
多输出组合逻辑电路是指具有两个或两个以上的输出逻 辑变量的组合逻辑电路。
例2： 设计一个故障指示电路，具体要求为： （1）两台电动机同时工作时，绿灯亮； （2）一台电动机发生故障时，黄灯亮； （3）两台电动机同时发生故障时，红灯亮。
（第4章-17）
解：1. 设定A、B分别表示两台电动机这两个逻辑变量，F绿、 F黄、F红分别表示绿灯、黄灯、红灯；且用0表示电动机正常
工作，1表示电动机发生故障；1表灯亮，0表示灯灭 2.建立真值表: 按设计要求可得下表所列的真值表
A
B
F绿
F黄
F红
0
0
1
0
0
0
1
0
1
0
1
0
0
1
0
1
1
0
0
1
F绿 A B
第四章 组合逻辑电路
§ 4.1 概述 § 4.2 组合逻辑电路的分析方法和设计方法 § 4.3 若干常用的组合逻辑电路 § 4.4 组合逻辑电路中的竞争-冒险现象
（第4章-1）
第四章 组合逻辑电路
本章要求： 1.熟练掌握组合逻辑电路的分析方法和设计方法； 2.掌握标准化的中规模集成器件的逻辑功能、使
F黄 AB AB A B
逻辑电路图
F绿 A B
F红 AB
（第4章-20）
4.3 若干常用组合逻辑电路 4.3.1 编码器 • 编码：将输入的每个高/低电平信号变成一

数字逻辑电路(阎石 王红)组合逻辑电路


4.4.1 编码器
一、 普通编码器
如3位二进制普通编码器，也称为8线－3线编码 器，其框图如图4.4.1所示
I0 I1 I2 I3 I4 I5 I6 I7 图4.3.1 位二进制编码器的框图 3 线 编 码 器 Y1 8 线 Y2
I0~I7为信号输入端，高 电平有效； Y2Y1Y0为三位二进制代 码输出端。 由于输入端为8个，输出 端为3个，故叫做8线－3 线编码器。
利用无关项化简， 得到其输出端逻辑 式为：
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
特点：任何时刻只允许输入一个编码信号4.4.1 编码器其逻辑电路如图4.4.2所示
图4.4.2 3位二进制编码器（8线－3线编码器）
0 0 0 1 1 1 1 0
1
1 0 1 0 1 0 1
1
1
1 0 0 1 1
1 1 1 1 0
4.2 组合逻辑电路的分析方法
例4.2.2 分析图4.2.2所示电路的逻辑功能 解：由4.2.2图可得 S H (( A B ) ( AB )) A B AB C H (( AB )) AB 其真值表为 其逻辑功能为半加器。
输出
Y1 0 0 0 0 0 0 1 1 1 1 1 0 Y0 1 1 1 1 1 1 0 0 0 0 0 0
当DCBA表示的二进制数小于或等于5 时Yo为1，这个二进制数大于5且小于 11时Y1为1，当这个二进制数大于或 等于11时Y2为1。
因此，这个逻辑电路可以用来判别 输入的4位二进制数数值的范围。
b.化简：
Y (( A ( ABC )) ( B ( ABC )) (C ( ABC ))) A ( ABC ) B ( ABC ) C ( ABC ) ( A B C )( A B C ) AB AC A B BC A C BC

第四章-组合逻辑电路PPT课件


输入 G3 G2 G1 G0
0000 0001 0011 0010 0110 0111 0101 0100
2021/3/12
逻辑电路真值表
输出 B3 B2 B1 B0
0000 0001 0010 0011 0100 0101 0110 0111
输入 G3 G2 G1 G0 1100 1101 1111 1110 1010 1011 1001 1000
因此当B＝D =1，A＝0时(此时F =C+C )，电路 可能由于C 的变化而产生竞争冒险。
ABCD 00 01 11 10
00
1
01 1 1 1
11 1 1
2021/3/12
10 1 1
27
BC 00 01 11 10 A 00110 10011
D＝AB＋AC
有相切的卡诺图
2021/3/12
BC 00 01 11 10 A 00110 10011
01 0 1 1 1
11 1 1 0 0
FABAC＋ BC 10 1 1 0 0
F A C A B D B C D A C D A B C
2021/3/12
32
3. 输出端并联电容器
如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可 以在输出端并联一电容器，致使输出波形上升沿和下降沿 变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。
A Y
t t 2021/3/121 2
t3 t4
它不符合静态下Y= AA恒为 0 的
逻辑关系
20
C
C
AC
BC
L
竞争: 当一个逻辑门的两个输入端的信号同时向相反方向变化， 而变化的时间有差异的现象。

数字电子技术_第四章课后习题答案_(江晓安等编)

第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。

2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。

同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。

因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。

4. 解：函数关系如下：ABSF+⊕=++ABSSSABB将具体的S值代入，求得F 312值，填入表中。

A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。

(2) 用与或门实现，电路图如图(b)所示。

6. 解因为一天24小时，所以需要5个变量。

P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。

真值表如表所示。

利用卡诺图化简如图(a)所示。

化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b)所示。

  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

例4.1.2 分析逻辑电路的功能
1、各输出端的表达式、化简、变换。 2、真值表。 3、逻辑功能：求反码。 思考：求补码。
4.2 组合逻辑电路的设计
组合逻辑电路的设计的目的，是从问题到电路。 要求：1、电路简单，器件的种类、片数最少。 2、经济。 3、安全、可靠、绿色、环保、节能。 步骤： 1、明确逻辑功能。确定输入、输出变量数及表示符号。 2、真值表。 3、表达式。 4、化简、变换，画出逻辑图。
例4.2.1 特快、直快、普快进站指示灯
特快、直快、普快：输入、输出变量I0、I1、I2；l0、L1、L2。
1、逻辑功能。 2、真值表。
5、逻辑图
3 逻 辑 表 达 式
4、 化 简、 变 换
例4.2.2 格雷码－＞二进制码
• 明确逻辑功能，写出真值表。
• 逻辑表达式
• 利用卡诺图化简、变换。

⑵ 16线－4线优先编码器
• ⑴ 编码器的定义
1. 编码器的定义与工作原理
1、编码：用二进制代码表示信息的过程。 2、编码器：把输入的高、低电平信号编成一个对应的二进制 代码的功能电路。 3、输入、输出的关系：m个输入，n个输出，则m≤2n。
4、分类：普通编码器，优先编码器。
5、码转换电路：二种代码之间的转换。如编码器、译码器。
• ⑵ 16线－4线优先编码器
4.4.2 译码器/数据分配器
1、译码器的定义与功能
译码器：将特定意义的二进制码转换为对应的输出 信号，具有译码功能 的逻辑电路。 ⑴ 唯一地址译码器：将代码转换成与之一一对应 的有效信号。 ⑵ 代码变换器：二种代码之间的转换。
• 2线－4线译码器
2、集成电路译码器
4.1 组合逻辑电路的分析
一、分析组合逻辑电路的目的： 确定逻辑电路的功能。 二、步骤： 1、逻辑函数表达式。（各级）。 2、各表达式，化简、变换，得到最简单的表达式。 3、真值表。 4、分析逻辑电路，确定逻辑功能。 例4.1.1分析逻辑电路的功能。 1、表达式：
2、真值表：表4.1.1。 3、确定逻辑功能：奇校验电路。 思考：如何完成偶校验？
4 组合逻辑电路
4.1 组合逻辑电路的分析
4.2 4.3 4.4 4.5 组合逻辑电路的设计 组合逻辑电路中的竞争冒险 若干典型的组合逻辑集成电路 组合可编程逻辑器件
4.0 引言
一、数字系统中的部件分类： 1、 组合逻辑电路 2、 时序逻辑电路 二、组合逻辑电路的表示方式 Li=f(A1,A2,… … An) 三、组合逻辑电路的结构特点 1、输入、输出之间没有反馈延迟通路。 2、电路中不含具有记忆功能的元件。
⑵ 全加器
全加器：能完成加数、被加数和低位进位信号的相加，并能 根据结果给出进位信号。
2、多位数加法
⑴ 串行进位加法器 多位数加法，并行相加、串行进位。 低位进位输出信号接到高位进位输入端。 串行进位：任一位的加法运算，要在低位产生进位信号后 进行。运算速度慢。
⑵ 集成4位超前进位加法器74HC283
⑴ 二进制译码器
3线－8线：74HC138,74LS138；双2线－4线：74HC139, 74LS139
• 74HC138
⑵ 二－十进制译码器 （74HC42）
74HC42的波形图
3、数据分配器
真值表
4.4.3 数据选择器
1、数据选择器的定义与功能
数据选择器：实现经选择，把多路数据中的一路送到公共数据线上 的逻辑功能的电路。
• 逻辑图
2、集成电路数据选择器
⑴ 74HC151的功能
三态输出
• 74X151 8选1数据选择器
• 逻辑图
⑵ 数据选择器的应用 ① 数据选择器的扩展
② 逻辑函数产生器
③ 并行数据向串行数据的转换
4.4.4 数据比较器
1、数据比较器的定义与功能 ⑴ ⑵ 1位数据比较器 2位数据比较器
• 逻辑图
4.3 组合逻辑电路中的竞争冒险
延迟时间对电路的影响。
4.3.1 产生竞争冒险的原因
4.3.2 消去竞争冒险的方法
4.3.1 产生竞争冒险的原因
• 非运算的延迟时间的影响，产生的竞争冒险
4.3.2 消去竞争冒险的方法
1、发现并消去互补相乘项 2、增加乘积项以避免互补项相加 3、输出端并联电容器
⑵ 数据比较器的位数扩展
4.4.5 算术运算电路
1、半加器和全加器 ⑴ 半加器 ⑵ 全加器 2、多位数加法 ⑴ 串行进位加法器 ⑵ 集成4位超前进位加法器74HC283 ⑶ 超前进位产生器74LS182 3、减法运算 4、集成算术/逻辑单元74181
1、半加器和全加器
⑴ 半加器 半加器：完成1位二进制数相加的、无低位进位的组合逻辑电路。
2、集成数据比较器
⑴ 集成数据比较器74HC85的功能
⑵ 数据比较器的位数扩展
1、数据比较器的定义与功能
⑴ 1位数据比较器
A，B的比较大小的结果是：A>B， A<B， A=B。
⑵ 2位数据比较器
2、集成数据比较器
⑴ 集成数据比较器74HC85的功能
74HC682：8位比较器。 74HC85：4位比较器。
• ⑵ 普通编码器
1、4线－2线编码器的真值表
3、电路图
2、逻辑函数表达式
说明：4输入的组合是16组。其余12组不应出现。
• ⑶ 优先编码器
2. 集成电路编码器
• ⑴ 8线－3线优先编码器
输入端使能：EI＝1； 输出端使能：EO＝1（ EI＝1且Ii=0。） 优先编码标志：GS=1（ EI＝1且Ii只有一个为1）
每位的进位只由加数和被加数决定，
⑶ 超前进位产生器74LS182
3、减法运算
• ⑴ A-B≥0
A=0101, B=0001。
• A－B＜0
A＝0001，B＝0101。
4、集成算术/逻辑单元74181
算术/逻辑单元(ALU)，多包含在微处理器的CPU中，既可进 行算术运算，又可进行逻辑运算。 74LS181是双极型ALU，既可进行高电平有效运算，又可进 行低电平有效运算。
1、发现并消去互补相乘项
• 消去互补相乘项
• 2、增加乘积项以避免互补项相加
• 3、输出端并联电容器
4.4 若干典型的组合逻辑集成电路
4.4.1 编码器
4.4.2 译码器/数据分配器
4.4.3 数据选择器
4.4.4 数据比较器
4.4.5 算术运算电路
4.4.1 编码器
1. 编码器的定义与工作原理 ⑴ 基本定义 ⑵ 普通编码器 ⑶ 优先编码器 2. 集成电路编码器 ⑴ 8线－3线优先编码器