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实验五 MSI组合电路器件的应用

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实验五、MSI组合逻辑器件的应用
一、实验目的
1．熟悉常见的MSI组合器件的逻辑功能。
2．学习并掌握使用MSI器件实现组合逻辑问题的方法。
二、实验器材

1．逻辑实验箱
2．与非门74LS00(2片)
3．双4选1数据选择器74LS153(2片)
4．3—8线译码器74LS138(1片)
5．二进制4位超前进位全加器74LS283(2片)
三、预习要求
1．复习有关用MSI器件实现组合逻辑问题的具体方法步骤
2．参阅附录，熟悉74LS153、74LS138、74LS283的管脚及逻辑功能和使用方法。
四、实验原理
1．数据选择器74LS153是双4选1数据选择器。其中D0～D3是数据输入端，A、B是公共地址输
入端(控制端)，G1、G2是选通端，Y是输出端。在A、B端输入不同的地址代码，即可从四个输入
数据中选出所需要的一个，并送到输出端。S1、S2具有选择电路工作状态和扩展的功能，且低电平
时有效。详情自己参看附件中74LS153芯片资料说明。
2．译码器
74LS138是用TTL与非门组成的3-8线译码器。详情自己参看附件中74LS138芯片资料说明。
3.全加器
74LS283是二进制4位超前进位全加器，仔细阅读芯片资料，了解各个引脚的功能。
我们一般习惯于十进制运算，两数相加时，逢10进1；但是在十六进制码的加法运算中，由4
位二进制码组成的数相加时，是逢16进1。因此，在进位时，若两数之和小于或等于1001(9)，两种
加法结果相同；若两数之和大于或等于1010(10)，两种加法结果差0110(6)。即：当十进制数需进位
时，8421BCD码的4位二进制数还差6才能使第四位发生进位；反之，如果8421BCD码产生了进
位，而本位结果比十进制数也差6，所以要在运算结果中加6(0110)修正。
例1：十进制数6+7＝13；8421BCD码为0110+0111＝1101。“1101”无进位信号，须加6修正：
1101+0110＝1，0011。则产生进位信号，而且本位“0011”也是正确的。
例2：十进制数9+8＝17；8421BCD码1001+1000＝1，0001。虽产生了进位信号，但本位结果
“0001”不正确，仍须加6修正：1，0001+0110＝1，0111。这样才能使进位和本位都正确。
由此，当我们利用74LS283来实现两个一位8421BCD码的十进制加法运算时，运算电路必须校正，
应在电路中插入一校正网络(如图2-6-5所示)来判断是否需要加以修正，从而产生修正控制信号(或加
0000，或加0110)，实现最终目的。
五、实验内容
1.设计一个监视交通灯信号工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯组成，正常工作
情况下，任何时刻必有一盏灯电亮，且只有一盏灯亮。而当出现两盏或三盏灯亮以及三盏灯都不亮
的状态时，要求电路发出故障信号，提醒维护人员前去修理。
(1) 根据组合逻辑电路的设计方法，设计真值表和逻辑电路，写出设计过程。
(2) 用74LS153和与非门来实现。
(3) 在数字逻辑实验箱上模拟实验，验证电路的逻辑功能。
2.设计一个用三个开关控制一盏灯的逻辑电路，要求任何一个开关都能控制灯的亮灭。写出设计过程，
用74LS138和与非门来实现；在实验箱上测试并验证电路的逻辑功能。
选作：
3.利用两片74LS238和与非门设计一位十进制8421BCD码全加器
(1)根据要求写出设计过程，画出逻辑电路图(相加电路、修正判别电路和修正输出电路)。注意：考
虑低位片的低端进位CI1=0(或1)两种情况。
(2)在实验板上连接电路，检查无误后通电测试。记录以下算式的实验结果：1001+1001，1000+0111，
0101+0101，0001+1000，0110+0100，0010+0110，0011+0001，0111+1001。
六、实验报告要求
1．根据实验原理和要求写出各电路的设计过程(真值表、卡诺图、逻辑连线图等)。
2实验箱上验证所设计的电路的逻辑功能。
3．记录实验结果。
七、思考题
1．利用两个3—8线译码器，组成一个4—16线译码器。
74ls138
74ls153

74ls153
74ls283

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实验4组合逻辑器件的应用(I)-译码器及其应用—74LS138、74LS148

实验4组合逻辑器件的应用(I)-译码器及其应用—74LS138、74LS148


2 实验原理
变量译码器(二进制译码器)-74LS138
N个输入变量，2N个组合状态；
74LS138—3个输入-8种状态。
74LS138译码器引脚图和逻辑符号
2 实验原理
变量译码器(二进制译码器)-74LS138
Y0 A2 A1 A0 Y1 A2 A1 A0 Y2 A2 A1 A0 Y4 A2 A1 A0 Y5 A2 A1 A0 Y6 A2 A1 A0
掌握用集成译码器、编码器组合逻辑电路的
方法；
熟悉数码管的使用。
2 实验原理
2 实验原理
译码器
一个多输入、多输出的组合逻辑电路；
作用：“翻译”；
用途：1. 代码转换 2. 终端数字显示 3. 数据分配
4. 存储器寻址 5. 组合控制信号；
分类：通用译码器和显示译码器，通用译码器又有变 量译码器、代码变换译码器。
进入实验室的几点要求和希望
1、要像上理论课一样，积极准备，认真实验；
2、要像到自己家里一样，保持实验环境整洁；
3、要像爱护自己一样，爱护我们的实验设备。
实验前的准备工作
1、检查实验台和相关设备是否供电正常； 2、检查实验所用到的电线是否完好无损； 3、切记断电接线，通电实验，断电拆线； 4、完成后要关设备电源，整理实验台。
Z A B C A B C A BC ABC
Y0 A2 A1 A0 Y1 A2 A1 A0 Y2 A2 A1 A0 Y3 A2 A1 A0
Y4 A2 A1 A0 Y5 A2 A1 A0 Y6 A2 A1 A0 Y7 A2 A1 A0
Z A B C A B C A BC ABC A B C A B C A BC ABC Y0Y1Y2Y7
实验5 组合逻辑电路(加法器)

实验5 组合逻辑电路(加法器)


6
=1
1 2
1
5 3
74LS04
Ai 0 0 1
Bi 0 1 0
&
1 2
1
1
74LS00
Ai Bi
三、实验内容及步骤：
2．用逻辑门组成全加器
逻辑函数 测量真值表 输 入
Ai
0 0
S Ai Bi Ci 1
输
Ci-1
0 1
出
Ci
Ci ( Ai Bi )Ci 1 AiBi
1
Ci
Ci-1
&
1
四、实验报告
1．整理实验数据及结果，按要求填写表格。 2．讨论器件的作用，全加器中使用各器件多少片，
在全加器电路图中标出各引线对应各器件的引脚
号。 五、思考题（写在实验报告中） 通过对加法器输入、输出信号的对应关系 的测试，说明组合逻辑电路的特点。
142
11
10
11
10
≥1
9
8
1
1
1
1
1 2 3
1
4 5
1
6
≥1
GND
≥1
GND 1 2
7
3
4
5
6
7
数字实验箱面板图
三、实验内容及步骤：
1．用逻辑门组成半加器
Si Ai Bi
Si Ci
Ci AiBi AiBi
测量真值表 输 入 输 Si 出 Ci
74LS86 3
Bi
0 0
Si
( Ai Bi )Ci 1 AiBi
0
0 1 1 1 1
1
1 0 0 1 1
0
电子线路实验-数电-2019

电子线路实验-数电-2019

0010
B4 B3 B2 B1
0101
C0
C4
0
数码 显示
结果转换为 十进制数
0010 0110 1 1010 1101 0
a
f
g
b
e
c
d
a b c def g
74L S248
LT BI /RBO
RBI
1
F4
F3
F2
F1
C4 7 4 L S 2 8 3
C0
B 4B 3B 2B 1
A 4A 3A 2A 1
D0D D 10 D21 D30 D4D D50 D61 D7D
三、集成触发器
实验目的
1. 熟悉常用触发器的基本结构及其逻辑功能。 2. 能用触发器设计基本的时序逻辑电路。
实验所用仪器、设备
• 万用表 • 直流稳压电源 • 函数信号发生器 • 双踪示波器 • 数字电路实验板
实验说明
2．用3-8译码器实现函数：F1 m(1,4,6) F2 m(1,2,4,5,6,7)
3．用8选1数据选择器74LS151实现函数
F ( A ,B , C ,D ) m ( 0 , 4 , 5 , 8 , 1 2 , 1 3 , 1 4 )
• （二）扩展命题 3.用3-8译码器74LS138和门电路设计一个数字显 示报警电路。 要求：
Y
16
2
1
0
74LS148
VCC
ST
8
II I
7
6
5
II
4
3
I 2
I 1
I 0
K 1
K KKKK KK
2
3
4
5
6
7
实验五 全加器的设计及应用

实验五 全加器的设计及应用

实验五 全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。

（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。

（3）掌握用数据选择器和译码器设计全加器的方法。

二、预习要求（1）根据表5-1利用与非门设计半加器电路。

（2）根据表5-2利用异或门及与非门设计全加器电路。

三、实验器材（1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。

（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。

框图如图5-1所示。

一位半加器的真值表如表5-1所示。

表5-1 半加器真值表i A i B i C i S i C 0 0 0 0 1 0 1 0 0 1 1 00 0 1 0 1 0 0 01位半加器S C i A i B i 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。

根据求和结果给出该位的进位信号。

即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。

下面给出了用基本门电路实现全加器的设计过程。

1）列出真值表，如表5-2所示。

表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。