QUARTUSII使用说明

Quartus II: SignalTap II Logic Analyzer的使用教程（基于quartus II 13.0）
1.点击Tools | SignalTap II Logic Analyzer
2.按照下图所设置的步骤进行设置：
添加实例名称，添加结点，设置采样时钟，设置采样深度，设置被测信号触发以及触发器模式，设置
3.新建实例并进行重命名如图：（该实例名称可以和工程中实例的名字相同）
4.为仿真实例添加结点，按软件提示新建结点
4.1打开结点查找器，将新建的实例的与工程中的信号结点绑定起来。

如图：点击1处设置过滤类型为前综合类型，点击2处的List，选择相应的结点。

4.2点击下图1导入结点，设置完成后，点击2处确定。

5.信号配置：
a)设置采样时钟：
点击1处，打开结点查找器，点击2搜索相应结点，并导入工程系统时钟，设置完
成后点击OK
b)设置采样深度，以及信号触发模式以及触发器模式按照下图进行设置即可
6.所有设置完成后点击保存，
7.按照如图下步骤进行硬件配置以及下载，然后进行JTAG调试
点击2处设置JTAG连接器硬件，
点击3处进行FPGA芯片扫描
点击4处进行下载
点击1处进行调试，观察仿真结果
8.运行结果如图所示：
9.注意：断电之后拔掉JTAG。

静电可以击穿芯片。

QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。

此文件夹将被EDA 软件默认为工作库（Work Library）。

一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

首先建立工作库目录，以便存储工程项目设计文件。

在D盘下新建文件夹并取名Mydesign。

双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。

使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。

在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。

(1)打开建立新工程管理窗。

选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。

(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。

单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。

这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。

（2）将设计文件加入工程中。

单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。

4.3 定制LPM_ROM元件
图45 调入ROM初始化数据文件并选择在系统读写功能
4 LPM_ROM宏模块应用
4.3 定制LPM_ROM元件
图46 LPM_ROM设计完成
【例4-3】
LIBRARY ieee;
4.4 LIBRARY alLterPa_mMf; _ROM宏模块应用
ENTITY data_rom IS
q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );
END COMPONENT;
(接下页）
4.4 LPM_ROM宏模块应用 BEGIN q <= sub_wire0(7 DOWNTO 0);
altsyncram_component : altsyncram
GENERIC MAP ( intended_device_family => "Cyclone", --参数传递映射
width_L;
numwords_a
: NATURAL; operation_mode : STRING;
outdata_reg_a : STRING;
address_aclr_a : STRING;
outdata_aclr_a : STRING;
INSTANCE_NAME=NONE", lpm_type => "altsyncram" )
--LPM类型
PORT MAP ( clock0 => inclock, address_a => address,q_a => sub_wire0 );
END SYN;
4 LPM_ROM宏模块应用
4.4 完成顶层设计

Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中