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QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA 软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
(1)打开建立新工程管理窗。
选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。
单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。
这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。
（2）将设计文件加入工程中。
单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功效仿真）Quartus Ⅱ是Altera 公司推出的专业EDA 对象,支撑道理图输入.硬件描写说话的输入等多种输入方法.硬件描写说话的输入方法是应用相似高等程序的设计办法来设计出数字体系.接下来我们对这种智能的EDA 对象进行初步的进修.使大家今后的数字体系设计加倍轻易上手.第一步：打开软件●快捷对象栏：供给设置（setting ）,编译（compile ）等快捷方法,便应用户应用,用户也可以在菜单栏的下拉菜单找到响应的选项.●菜单栏：软件所有功效的掌握选项都可以在其下拉菜单中找到.快捷对象栏信息栏菜单栏工作区资本治理窗口义务治理窗口信息栏：编译或者分解全部进程的具体信息显示窗口,包含编译经由过程信息和报错信息.第二步：新建工程（file>new Project Wizard ） 1工程名称：2添加已有文件（没有已有文件的直接跳过next ） 3选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）(注：假如不下载到开辟板长进行测试,这一步可以不必设置)所建工程的保管路径工程名称顶层模块名（芯片级设计为实体名）,请求与工程名称雷同假如有已经消失的文件就在该进程中添加,软件将直接将用户所添加的文件添加到工程中.4选择仿真,分解对象（第一次试验全体应用quartus 做,三项都选None,然后next ）所选的芯片的系列型号快速搜刮所需的芯片选择芯片5工程树立完成（点finish）选择第三方分解对象,假如应用Quartus内部分解对象则选择none选择第三方仿真对象,假如应用Quartus内部仿真对象则选择none选择时序剖析仪工程树立完成,该窗口显示所树立工程所有的芯片,其他第三方EDA对象选择情形,以及模块名等等信息.第三步：添加文件（file>new>VHDL file）,新建完成之后要先保管.我们选择Verilog HDL File设计文件格局既选择Verilog文本输入情势第四步：编写程序以实现一个与门和或门为例,Verilog描写源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assignout1=a&b;assign out2=a | b;endmodule然后保管源文件;第五步：检讨语法（点击对象栏的这个按钮（startAnalysis & synthesis ））点击肯定完成语法检讨第六步：（锁定引脚,点击对象栏的（pin planner ））(注：假如不下载到开辟板长进行测试,引脚可以不必分派)该窗口显示了语法检讨后的具体信息,包含所应用的io 口资本的若干等内容,响应的英文名大家可以本身查阅语法检讨成功,没有error 级别以上的错误各个端口的输入输出顶层某块的输入输出口与物理的芯片端口想对应双击location 为您的输入输出设置装备摆设引脚.第七步：整体编译（对象栏的按钮（start Complilation））该窗口给出分解子女码的资本应用情形既芯片型号等等信息.选择为应用端口选项卡第八步：功效仿真（直接应用quratus进行功效仿真）1将仿真类型设置为功效仿真（Assignments>setting>Simulator Settings>下拉>Function）2树立一个波形文件：（new>Vector Waveform File）Functional暗示功效仿真,既不包含时序信息,timinng暗示时序仿真.参加线及存放器的延时信息然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置鼓励旌旗灯号（单击>选择>Timing>Multiplied by 1）添加波形文件作为旌旗灯号输出文件,以便不雅察旌旗灯号的输出情形双击弹出右边的对话框点击如下图添加旌旗灯号点击产生端口列表设置仿真的开端及停止时光设置输入旌旗灯号我们自界说的输入旌旗灯号设置b旌旗灯号源的时刻类同设置a旌旗灯号源,最后一步改为Multiplied by 2然后要师长教师成仿真须要的网表（对象栏processing>Generate Functional Simulation Netlist）接下来开端仿真（仿真前要将波形文件保管,点击对象栏开端仿真）：由a,b 两个旌旗灯号经由我们设计的模块产生的成不雅察波形,刚好相符我们的逻辑.功效仿真经由过程.第九步：下载（点击（Programmer）,再点击Hardware Setup设置装备摆设下载电缆,单击弹出窗口的“Add Hardware”按钮,选择并口下载ByteBlasterMV or ByteBlasterMVⅡ,单击“Close”按钮完成设置.CPLD器件生成的下载文件后缀名为.pof,点击下图所示方框,选中下载文件,然后直接点击start按钮开端下载）下载进度条下载是该选项必须打勾点击该按钮开端下载完！。
QuartusII中文完整教程Quartus II 的使用 ..................................................................... .. 11 工程建立 ..................................................................... . (1)2 原理图的输入 ..................................................................... .. (5)3 文本编辑(verilog) (13)4 波形仿真 ..................................................................... .. (15)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件(也可以让Quartus II 软件自动选择器件)。
建立工程的步骤如下:(1) 选择File菜单下New Project Wizard ，如图1.2所示。
1图 1.2 建立项目的屏幕(2) 输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称2(3) 加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件(4) 选择设计器件:选择仿真器和综合器类型(默认“None”为选择QuartusII自带的)，选择目标芯片(开发板上的芯片类型)，如图1.5所示。
QuartusII教程（完整版）Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑（verilog） (15)4 波形仿真 (18)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus II使用流程详解不久前学习了Quartus II软件，感觉过程还是比较繁杂的，所以详细整理了一下。
这里先理一下软件的使用大致流程。
Quartus II使用流程图下面进入正题，首先打开软件创建工程，这里我们以Quartus II 13.0为例。
首先点击：File->New Project Wizard，可以看到下图中的界面。
这是一个工程创建向导，按照上述五个步骤完成工程创建。
点击Next >进入下一步，如下图所示；输入工程路径、工程名称以及顶层设计文件名称，注意不要使用中文路径。
这里可以添加一些文件，没有的话直接跳过，点击Next >；上图中是选择器件，对应好自己所使用的FPGA的型号，选择后点击Next；击Next >后，可以看到一个汇总的页面如下图，前面所以的设置都能看到。
接下来，工程创建完成了，进入设计环境如下图。
此时，工程还是一个空的，需要添加Verilog代码文件，点击File -> New，如下图所示，可以看到很多文件类型，这里选择Verilog HDL File，下面进入代码编辑窗口，如下图所示。
开始编写代码，这里写了一个简单的点亮Led的程序，如下图所示。
保存文件，双击左下角的Compile Design或者点击菜单栏的三角图标进行工程编译。
工程编译完成后，可以看到编译成功提示，下面进行管脚分配设置。
管脚分配的方法有两种：手动分配和TCL脚本文件分配，下面依次介绍这两种方法。
首先，我们介绍手动分配，点击Assignments -> Pin Planner，可以看到下图界面。
在location栏进行管脚分配，这里需查阅所使用的电路板的原理图，确认管脚号，再进行分配，分配完成后如下图所示。
关闭窗口，再次编译工程即可。
下面来介绍另外一种方法，使用Tcl文件进行管脚分配。
点击Project -> Generate Tcl File for Project…如下图所示，点击OK生成Tcl文件。
