数据选择器(译码器)的应用

实验四译码器及其应用一、实验目的1.掌握中规模集成译码器的逻辑功能和使用方法2.熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。

它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。

译码器可分为通用译码器和显示译码器两类。

前者又分为变量译码器和代码变换译码器。

1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。

若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。

而每一个输出所代表的函数对应于n个输入变量的最小项。

以3线－8线译码器74LS138为例进行分析，图4－1(a)、(b)分别为其逻辑图及引脚排列。

其中A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S 为使能端。

(a) (b)图4－1 3－8线译码器74LS138逻辑图及引脚排列表4－1为74LS138功能表当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。

当S1＝0，2S＋3S＝X时，或S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。

表4－1二进制译码器实际上也是负脉冲输出的脉冲分配器。

若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图4－2所示。

若在S 1输入端输入数据信息，2S ＝3S ＝0，地址码所对应的输出是S 1数据信息的反码；若从2S 端输入数据信息，令S1＝1、3S ＝0，地址码所对应的输出就是2S 端数据信息的原码。

若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。

根据输入地址的不同组合译出唯一地址，故可用作地址译码器。

接成多路分配器，可将一个信号源的数据信息传输到不同的地点。

二进制译码器还能方便地实现逻辑函数，如图4－3所示，实现的逻辑函数是 Z ＝C B A C B A C B A ++＋ABC图4－2 作数据分配器 图4－3 实现逻辑函数利用使能端能方便地将两个3/8译码器组合成一个4/16译码器，如图4－4所示。

RBO′:输出信号，称灭零输出端：只有当输入 A3 A2 A A0 = 0 输出信号 称灭零输出端： 信号， 1 ' 才给出低电平。 且灭零输入信号 RBI' = 0 时，RBO才给出低电平。
表示译码器将本来应该显示的零熄灭了 因此 RBO' = 0 表示译码器将本来应该显示的零熄灭了
11
74LS48与七段显 与七段显 示器件的连接： 示器件的连接：
数据选择 器类似一 个多掷开 关。选择 哪一路信 号由相应 的一组地 址信号控 制。
输 入 D0 数 D1 据
Dn E
端 E: 端 选择端 地址 2选1 A0 选 4选1 A1 A0 选 8选1 A2 A1 A0 选 端
Y =Di
D1 D0 ; D3 D2 D1 D0 ; D7 D6 D5 D4D3 D2 D1D0
令：
B= A 1
D3 = 1
C= A 0
D1 = A
D0 = D2 = A′
28
接线图一
B = A1
D3 = 1
F Y
C = A0
D1 = A
D0 = D2 = A′
1 A1 A2
LT ′
RB I ′
B I ′ / RB O ′
A3 A0 GND
6
14
Ucc f
g
a
b
c
d
e
74LS48
1 A1 A2 LT ′
RBI ′
A3 A0 GND
BI ′ / RBO′
A3~A0 : BCD码输入端； 码输入端； 码输入端 a~g : 七段显示码输出端。 七段显示码输出端。
准形式。 例：Y = m1 +m3 +m5 准形式。 利用两次取反的方法， 利用两次取反的方法，可以得到由最小项的反函数m′ i ′ ′ 构成的与非-与非表达式。 构成的与非-与非表达式。例：Y = (m1 ⋅m′3 ⋅m5 )′

实验三：数据选择器和译码器应用1. 能力培养目标● 理解数据选择器和译码器的逻辑功能● 运用数据选择器和译码器的逻辑关系设计实际应用2. 项目任务要求（1）测试4选1数据选择器的逻辑功能，通过示波器观测每种组合下数据选择器的输出波形（2）测试2-4线译码器的逻辑功能（3）将2-4线译码器扩展组成3-8线译码器，利用两个2-4线译码器扩展组成3-8线译码器（4）利用2-4线译码器设计并实现组合逻辑电路B A F ⊕=【选做】3. 项目分析（1） 数据选择器及主流芯片数据选择器是一种多输入、单输出的组合逻辑电路，其应用主要包括通过级联进行通道扩展数据输入端的个数；或者配合门电路实现逻辑函数，组成函数发生器。

数据选择器中常见的芯片有双4选1数据选择器74LS153芯片。

74LS153中的引脚G 用于控制输出。

当G 为高电平时，禁止输出，引脚Y 输出为低电平；当G 为低电平时，允许输出，由数据选择端B 、A 决定C 0、C 1、C 2、C 3中的哪个数据送往数据输出端Y 。

14131211109161234567双4选1数据选择器 74LS153Vcc2GA2C 32C 22C 12C 01Y1GB1C 31C 21C 11C 01582YGND图2-3-1 74LS153引脚结构图 表2-3-1 4选1数据选择器真值表选择输入 数据输入 选通 输出 B A C 0 C 1 C 2 C 3 G Y X X X X X X H L L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H HX X X HLH（2） 译码器及主流芯片译码器中常见的芯片有双2-4线译码器74LS139，其引脚结构图和真值表分别如下：14131211109161234567双2-4线译码器 74LS139Vcc2G2A2B2Y 02Y 12Y 21Y 31G1A1B1Y 01Y 11Y 21582Y 3GND图2-3-2 74LS139引脚结构图 表2-3-2 2-4线译码器真值表输入端输出端允许G选择B AY 0（____________________0BA G Y =） Y 1（_________________1B A G Y =） Y 2（_________________2B A G Y =）Y 3（______________3B A G Y =）H X X H H H H L L L L H H H L L H H L H H L H L H H L H LH HH H H L在74LS139中，引脚G 用于控制输出。

数据选择器及其应用解读实验五数据选择器及其应用[实验目的]1、掌握中规模集成数据选择器的逻辑功能及使用方法。

2、学习用数据选择器构成组合逻辑电路的方法。

[实验原理]数据选择器又叫“多路开关”。

数据选择器在地址码(或叫选择控制)电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。

数据选择器的功能类似一个多掷开关，如图4-5-1所示，图中有四路数据D0~D3，通过选择控制信号A1、A0(地址码)从四路数据中选中某一路数据送至输出端Q。

数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。

数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。

图4-5-1 4选1数据选择器示意图图4-5-2 74LS151引脚排列表4-5-11、8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图4-5-2，功能如表4-5-1。

选择控制端(地址端)为A2~A0，按二进制译码，从8个输入数据D0~D7中，选择1个需要的数据送到输出端Q，S为使能端，低电平有效。

(1)使能端S——=1时，不论A2~A0状态如何，均无输出(Q=0，Q——=1)，多路开关被禁止。

(2)使能端S——=0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0~D7中某一个通道的数据输送到输出端Q 。

如：A 2A 1A 0=000，则选择D 0数据到输出端，即Q=0。

如：A 2A 1A 0=001，则选择D 1数据到输出端，即Q=D 1，其余类推。

2、双四选一数据选择器74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。

74LS153的引脚排列如图4-5-3，功能如表4-5-2。

表4-5-2图4-5-3 74LS153引脚功能1S ——、2S ——为两个独立的使能端，A 1、A 0为公用的地址输入端；1D 0~1D 3和2D 0~2D 3分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输出端。