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实验三：数据选择器和译码器应用1. 能力培养目标● 理解数据选择器和译码器的逻辑功能● 运用数据选择器和译码器的逻辑关系设计实际应用2. 项目任务要求（1）测试4选1数据选择器的逻辑功能，通过示波器观测每种组合下数据选择器的输出波形（2）测试2-4线译码器的逻辑功能（3）将2-4线译码器扩展组成3-8线译码器，利用两个2-4线译码器扩展组成3-8线译码器（4）利用2-4线译码器设计并实现组合逻辑电路B A F ⊕=【选做】3. 项目分析（1） 数据选择器及主流芯片数据选择器是一种多输入、单输出的组合逻辑电路，其应用主要包括通过级联进行通道扩展数据输入端的个数；或者配合门电路实现逻辑函数，组成函数发生器。
数据选择器中常见的芯片有双4选1数据选择器74LS153芯片。
74LS153中的引脚G 用于控制输出。
当G 为高电平时，禁止输出，引脚Y 输出为低电平；当G 为低电平时，允许输出，由数据选择端B 、A 决定C 0、C 1、C 2、C 3中的哪个数据送往数据输出端Y 。
14131211109161234567双4选1数据选择器 74LS153Vcc2GA2C 32C 22C 12C 01Y1GB1C 31C 21C 11C 01582YGND图2-3-1 74LS153引脚结构图 表2-3-1 4选1数据选择器真值表选择输入 数据输入 选通 输出 B A C 0 C 1 C 2 C 3 G Y X X X X X X H L L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H HX X X HLH（2） 译码器及主流芯片译码器中常见的芯片有双2-4线译码器74LS139，其引脚结构图和真值表分别如下：14131211109161234567双2-4线译码器 74LS139Vcc2G2A2B2Y 02Y 12Y 21Y 31G1A1B1Y 01Y 11Y 21582Y 3GND图2-3-2 74LS139引脚结构图 表2-3-2 2-4线译码器真值表输入端输出端允许G选择B AY 0（____________________0BA G Y =） Y 1（_________________1B A G Y =） Y 2（_________________2B A G Y =）Y 3（______________3B A G Y =）H X X H H H H L L L L H H H L L H H L H H L H L H H L H LH HH H H L在74LS139中，引脚G 用于控制输出。
实验三译码器、数据选择器及其应用一、实验目的1．熟练掌握集成译码器、数据选择器的工作原理、逻辑功能。
2．熟练掌握集成译码器、数据选择器实现某些逻辑函数。
二、实验器件1、3线-8线译码器74LS138×12、8选1数据选择器74LS151×13、4输入二与非门74LS20×14、六反相器74LS04×1三、实验内容1、74LS138的功能测试(1)、74LS138引脚图：(2)、74LS138功能表：注：2G =G 2A +G 2B 2、74LS138用作逻辑函数发生器(1)、用74LS138和门电路实现逻辑函数 F=AB+AC+BC 实验步骤：将逻辑函数转化为最小项逻辑表达式 画卡诺图：由卡诺图得到：F=A BC+A B C+AB C +ABC=Σm (3,5,6,7) =7.6.5.3m m m m =7.6.5.3Y Y Y Y用一片74LS138和一片74LS20搭建电路：BC A 00 01 11 10 01 1111(2)、用74LS138和门电路实现逻辑函数F=A BC+A B C+AB C（判偶电路）(3)、用74LS138和门电路设计一个全加器3、74LS151功能测试(1)、74LS151引脚图：(2)、74LS151功能表：4、74LS151和门电路实现逻辑函数(1)、用74LS151和门电路实现逻辑函数 F=AB+AC+BC 实验步骤：将逻辑函数转化为最小项逻辑表达式 画卡诺图：由卡诺图得到：F=A BC+A B C+AB C +ABC=Σm (3,5,6,7)=m 0.0+m 1.0+m 2.0+m 3.1+m 4.0+m 5.1+m 6.1+m 7.1 74LS151输出Y=m 0.D 0+m 1.D 1+m 2.D 2+m 3.D 3+m 4.D 4+m 5.D 5+m 6.D 6+m 7.D 7 若令F=Y ，A=C ，B=B ，C=A 则D 0= D 1= D 2= D 4=0 D 3= D 5= D 6= D 7=1 根据以上分析，画出电路图：BC A 00 01 11 10 01 1111(2)、用数据选择器74LS151实现函数F=Σm (0,2,7,8,13)。
数据选择器及其应用实验报告数据选择器及其应用实验报告引言：数据选择器是数字电路中常见的一种基本逻辑电路元件，它用于从多个输入信号中选择一个输出信号。
在本次实验中，我们将通过设计和搭建一个数据选择器电路，并探讨其在实际应用中的潜力和限制。
一、实验目的本次实验的主要目的是通过搭建一个4位数据选择器电路，掌握数据选择器的原理和工作方式，并且了解其在数字电路中的应用。
二、实验器材和材料1. 电路模拟软件：我们选择了Multisim作为实验中的电路模拟软件，它可以帮助我们方便地进行电路设计和模拟。
2. 逻辑门芯片：我们使用了74LS153作为数据选择器的逻辑门芯片，它具有两个4-输入、1-输出的数据选择器。
3. 连接线、电源等辅助材料。
三、实验步骤1. 根据74LS153的逻辑图和引脚功能图，连接电路。
我们将两个74LS153芯片并联，以扩展数据选择器的位数，从而实现4位数据选择器。
2. 使用Multisim软件，设计并搭建电路。
根据74LS153的引脚功能图，将芯片的输入端与信号源相连，输出端与LED灯相连，以便观察电路的输出情况。
3. 对电路进行仿真测试。
通过Multisim软件，输入不同的数据信号，观察LED 灯的亮灭情况，并记录下来。
4. 分析和总结实验结果。
根据实验数据和观察结果，我们将对数据选择器的工作原理和应用进行分析和总结。
四、实验结果与分析在实验中，我们输入了不同的数据信号，观察到LED灯的亮灭情况与输入信号的变化相对应。
这验证了数据选择器的正确工作，并且证明了其在数字电路中的应用潜力。
然而，我们也发现了一些限制和局限性。
首先，数据选择器的位数限制了它能够处理的输入信号的数量。
在本次实验中，我们使用了4位数据选择器，因此只能选择4个输入信号中的一个。
如果需要选择更多的输入信号，我们需要使用更多的数据选择器进行级联。
此外，数据选择器的速度也是一个重要的考量因素。
在实际应用中，我们需要根据具体的需求选择适合的数据选择器，以确保其能够满足系统的时序要求。
电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、使用数据选择器和译码器实现特定电路。
二、实验容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。
（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。
）画出电路的原理图，将电路下载到开发板进行验证。
根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。
画出电路的原理图，通过仿真进行验证。
血型献血受血a b c dA 0 0 0 0B 0 1 0 1AB 1 0 1 0O 1 1 1 1真值表：a b c d Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1 根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。
根据题意画出真值表如下输入输出Ci A B S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。
实验三项目名称：数据选择器及其应用一、实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法2、学习用数据选择器构成组合逻辑电路的方法二、实验设备1、数字电子技术实验箱2、74LS1513、 74LS153三、实验内容及步骤1、测试数据选择器74LS151的逻辑功能接图3－4接线，地址端A2、A1、A、数据端D～D7、使能端S共12个引脚接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，完成表格3-3。
拨动逻辑开关，使D0～D7的状态分别为：10011010图3－4 74LS151逻辑功能测试表3－32、测试74LS153的逻辑功能接图3－5接线，地址端A 1、A 0、数据端1D 0～1D 3、数据端2D 0～2D 3、使能端1S 、2S 共12个引脚接逻辑开关，输出端1Q 、2Q 接逻辑电平显示器，按74LS153功能表逐项进行测试，完成表格3-4。
拨动逻辑开关，使1D 0～1D 3 的状态分别为：1001；2D 0～2D 3 的状态分别为1010。
图3－5 74LS153引脚功能表3－43、用8选1数据选择器74LS151实现逻辑函数 1）按下图接线图3-6接图。
C B C A B A F ++=图3－6 用8选1数据选择器实现C B C A B A F ++=2）验证逻辑功能，即：A 2A 1A 0＝CBA ，ABC 给不同的值，完成F 的数值，并验证结果是否满足 表3－55、用8选1数据选择器74LS151实现函数 B A B A F +=（1）将A 、B 加到地址端A 1、A 0，而A 2接地，由图3－7可见，将D 1、D 2接“1”及D 0、D 3接地，其余数据输入端D 4～D 7都接地,则8选1数据选择器的输出Q ，便实现了函数A B B A F += 。
图3－7 8选1数据选择器实现B A B A F += 的接线图（2）完成表格3－6表3-6CB C A B A F ++=四、思考题1、对实验步骤的电路，记录测试结果2、分别列举74LS151和74LS153有哪些实际用途。
实验三译码器和数据选择器一、实验目的1．熟悉中规模集成译码器电路的原理及功能；2．掌握中规模集成译码器的使用方法及功能测试方法；3．了解集成译码器的应用。
二、实验预习要求1．复习译码器电路工作原理；2．预习中规模集成电路译码器74LS138的逻辑功能及使用方法；3．仔细阅读实验原理与实验内容，设计相应的电路和数据表格。
三、实验原理译码器是一个多输入、多输出的组合逻辑电路，其功能是将每个输入的二进制代码译成对应的输出高、低电平的信号，它是编码的反操作。
译码器在数字系统中的用途比较广泛，它不仅常用于代码的转换，终端的数字显示，还用于数据分配、脉冲分配、存储器寻址和组合逻辑信号的产生等场合。
常用的译码器电路有二进制译码器、二-十进制译码器、显示译码器等种类，不同的功能需求可选用不同种类的译码器来实现。
本实验采用TTL中规模集成译码电路74LS138译码器，其管脚分布图见附录，表实验3.1为其功能真值表。
鉴于74LS138有三个附加的控制端G1、G2A、G2B，可利用其片选的作用可以级联扩展译码器的功能，也可以利用其控制功能构成一个完整的数据分配器。
1. 用74LS138实现组合逻辑功能由于二进制译码器的每一个输出均是输入代码的最小项函数，因此，配以适当的门电路，利用74LS138可以实现任意自变量数不超过三个的组合逻辑函数。
如图实验3.1逻辑图所示，用一个74LS138和一个四输入与非门可以实现逻辑函数。
∑=)7,4,2,1(m F 。
2. 用74LS138实现一个数据分配器数据分配器也称多路分配器，其功能是，在数据传输过程中，将某一路数据分配到不同的数据通道上。
数据分配器是单输入、多输出组合逻辑电路。
带控制输入端的译码器也是一个完整的数据分配器。
如图实验3.1所示，如果把G1作为数据输入端（同时令G2A ＝G2B ＝0），将C 、B 、A 作为地址输入端，则从G1送来的数据只能通过由 CBA 所指定的一根数据线上送出去，实现数据的反码分配输出。
EDA实验报告学院：班级：姓名：学号：实验三译码器、选择器实验实验内容：1：按照教材第5 章内容，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL 程序，并实现其仿真；(一)BCD-七段显示译码器程序代码如下：modulebcd_decorder(y,a);output[6:0]y;input[3:0]a;reg[6:0]y;always@(a)begincase(a[3:0])4'b0000:y[6:0]=7 'b1111110;4'b0001:y[6:0]=7 'b0110000;4'b0010:y[6:0]=7 'b1101101;4'b0011:y[6:0]=7'b1111001;4'b0100:y[6:0]=7'b0110011;4'b0101:y[6:0]=7'b1011011;4'b0110:y[6:0]=7'b1011111;4'b0111:y[6:0]=7'b1110000;4'b1000:y[6:0]=7'b1111111;4'b1001:y[6:0]=7'b1111011;4'b1010:y[6:0]=7'b1110111;4'b1011:y[6:0]=7'b0011111;4'b1100:y[6:0]=7'b1001110;4'b1101:y[6:0]=7'b0111101;4'b1110:y[6:0]=7'b1001111;4'b1111:y[6:0]=7'b1000111;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(二)数据选择器程序代码如下：modulemux4(y,d0,d1,d2,d3,g,a);output y;input d0,d1,d2,d3;input g;input[1:0]a;reg y;always@(d0 or d1or d2 or d3 or g or a)beginif(g==0) y=0;elsecase(a[1:0])2'b00:y=d0;2'b01:y=d1;2'b10:y=d2;2'b11:y=d3;default:y=0;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(三)数据分配器程序代码如下：module demux4(y0,y1,y2,y3,din,a);output y0,y1,y2,y3;input din;input[1:0]a; reg y0,y1,y2,y3; always@(din,a) begin y0=0;y1=0;y2=0;y3=0;case(a[1:0])2'b00:y0=din;2'b01:y1=din;2'b10:y2=din;2'b11:y3=din;default:;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(四)数字比较器程序代码如下：module comparator_4(y1,y2,y3,a, b);output y1,y2,y3;input[3:0]a,b;reg y1,y2,y3;always@(a,b)begin if(a>b)beginy1=1;y2=0;y3=0;endelse if(a==b)beginy1=0;y2=1;y3=0;endelse if(a<b)beginy1=0;y2=0;y3=1;endendendmodule功能仿真如下：时序仿真如下：包装如下：2：按照教材第6 章内容，编写RS 触发器、JK 触发器Verilog HDL 程序，并实现其仿真；(五)RS 触发器程序代码如下：moduleRS(q,qn,s,r);output q,qn;input s,r;reg q,qn; reg q1,qn1;always@(*)beginq1=~(s&qn1);qn1=~(r&q1);q=q1;qn=qn1;endendmodule功能仿真如下：时序仿真如下：包装如下：(六)JK 触发器程序代码如下：moduleJK(q,qn,j,k,r,s,cp);output q,qn;input j,k,r,s,cp;reg q,qn;always@(posedge cp)beginif({r,s}==2'b01)beginq<=0;qn<=1;endelse if({r,s}==2'b10)beginq<=q;qn<=qn;endelse if({r,s}==2'b11)beginif ({j,k}=='b00)beginq<=q;qn<=qn;endelse if ({j,k}=='b01)beginq<=0;qn<=1;endelse if ({j,k}=='b10)beginq<=1;qn<=0;endelse if ({j,k}=='b11)beginq<=~q;qn<=~qn;endendendendmodule功能仿真如下：时序仿真如下：包装如下：实验四时序逻辑电路实验实验内容：1：按照教材第7 章内容，编写同步4 位二进制计数器、异步计数器、减法计数器、寄存器的Verilog HDL 程序，并实现其仿真（1）同步4 位二进制计数器程序如下：modulecnt16(co,q,clk,r,s,en,d); output[3:0]q;output co;input clk,r,s,en;input[3:0]d;reg[3:0]q;reg co;always@(posedge clk) if(r) begin q=0;endelsebeginif(s)begin q=d;endelseif(en)beginq=q+1;if(q==4'b1111)begin co=1;endelsebegin co=0;endendelsebegin q=q;endendendmodule功能仿真如下：时序仿真如下：包装如下：（2）异步计数器程序如下：moduleyb_cnt16(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;reg[3:0]qn;always@(posedge clk) beginif(!rst)beginq[0]=0;qn[0]=1;end elsebeginq[0]=~q[0];qn[0]=~q[0]; endendalways@(posedge qn[0])beginif(!rst)beginq[1]=0;qn[1]=1;endelsebeginq[1]=~q[1];qn[1]=~q[1];endendalways@(posedgeqn[1])beginif(!rst)beginq[2]=0;qn[2]=1;endelsebeginq[2]=~q[2];qn[2]=~q[2];endendalways@(posedgeqn[2])beginif(!rst)beginq[3]=0;qn[3]=1;endelsebeginq[3]=~q[3];qn[3]=~q[3];endendendmodule功能仿真如下：时序仿真如下：包装如下：（3）减法计数器程序如下：modulejian_cnt10(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;always@(posedge clk) beginif(rst)begin q<=0;endelse if(q==4'b0000)beginq<=4'b1001;endelsebegin q<=q-1;endendendmodule功能仿真如下：时序仿真如下：包装如下：（4）寄存器程序如下：modulereg8_1(q,d,oe,clk); output[7:0]q; input[7:0]d;input oe,clk; reg[7:0]q;always @(posedge clk)beginif(oe)begin q<=8'bz;endelsebegin q<=d;endendendmodule功能仿真如下：时序仿真如下：包装如下：。
竭诚为您提供优质文档/双击可除数据选择器和译码器实验报告篇一：实验二译码器与数据选择器的功能测试及应用(实验报告)实验2译码器与数据选择器的功能测试及应用一.实验目的与要求（5分）1.掌握中规模集成译码器与数据选择器的逻辑功能和使用方法；2.学习用集成译码器与数据选择器构成组合逻辑电路的方法。
三、实验原理与内容（20分）1.译码器（1）译码与译码器的概念译码是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意，实现译码功能的电路称为译码器。
（2）译码器分类译码器分为通用译码器（包括二进制、二─十进制译码器）与显示译码器（包括TTL共阴显示译码器、TTL共阳显示译码器等）两大类。
（3）利用译码器实现组合逻辑函数二进制、二─十进制译码器的输出端的逻辑式是以输入变量最小项(取反)的形式，故这种译码器也叫最小项译码器，利用最小项译码器可以实现简单的组合逻辑电路。
2.数据选择器（1)数据选择器概念与功能数据选择器可以实现从多路数据传输中选择任何一路信号输出，选择的控制由地址码决定。
数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。
（2）用数据选择器实现组合逻辑函数选择器输出为标准与或式，含地址变量的全部最小项。
例如四选一数据选择器输出如下：Y=A1A0D3+A1A0D2+A1A0D1+A1A0D0而任何组合逻辑函数都可以表示成为以上的表示形式，故可用数据选择器实现。
四．实验步骤与记录（30分）1.译码器74Ls139功能测试测试译码器74Ls139中任意一组2-4线译码器的功能，其中译码器的输入端s、A1、A0接拨码开关输出口，输出Y0~Y3接发光管。
改变拨码开关开关的状态，观察输出，写出Y0~Y3的输出。
实验电路图如下：（请同学们完善，要求用铅笔做图)2.用译码器实现逻辑函数F=Abc+Abc。
用拨码开关开关输入信号A、b、c，发光二极管观察输出F。
实验电路图如下：（请同学们完善，要求用铅笔做图)3.用8选1数据选择器74Ls151实现函数F=Abc+Abc+Abc+Abc，用拨码开关开关输入信号A、b、c，发光二极管观察输出F。
实验三数据选择器及其应用一、实验目的（1）通过实验的方法学习数据选择器的电路结构和特点。
（2）掌握数据选择器的逻辑功能及其基本应用。
二、实验设备（1）数字电路实验箱（2）74LS00、74LS153三、实验原理数据选择器（Multiplexer）又称为多路开关, 是一种重要的组合逻辑部件, 它可以实现从多路数据中选择任何一路数据输出, 选择的控制由专门的端口编码决定, 称为地址码, 数据选择器可以完成很多的逻辑功能, 例如函数发生器、桶形移位器、并串转换器、波形产生器等。
本次实验使用的是双四选一数据选择器。
常见的双四选一数据选择器为TTL双极型数字集成逻辑电路74LS153, 它有两个4选1, 外形为双列直插, 引脚排列如图2.7.1所示, 逻辑符号如图2.7.2所示。
其中D0、D1、D2、D3为数据输入端, A0、A1为数据选择器的控制端（地址码）, 同时控制两个选择器的数据输出, 为工作状态控制端（使能端）, 74LS153的功能表见表2.7.1。
其中：图2.7.1 图2.7.2输入输出A1A01Q2Q 1X X000001D02D00011D12D10101D22D20111D32D3表 2.7.1（1）设计实验以A.B代表正、副指挥, C.D代表两名操作员, “1”代表通过, “0”代表没有通过。
F代表产生点火信号, “1”代表产生点火信号, “0”代表没有产生点火信号。
只有当A.B 同时为“1”, 且C和D中至少有一个为“1”时, 输出F才为“1”, 及连接在电路中的指示灯亮起, 否则, 指示灯不亮。
据此, 画出真值表如图:A B C D F00000000100010000110010000101001100011101000010010101001011011000110111110111111画出卡诺图:ABCD00 01 11 1000 01 11 100000 0010 0010 0010降维：ABC00 01 11 100 100D0 0010再降维：AB 0 10 100 0C+D因为, 所以可以用74LS00实现C和D的与, 然后将C+D输入数据选择器, 配合地址端的A.B, 即可实现预设功能。
数字电路实验报告姓名：班级：学号：同组人员：实验二数据选择器及其应用一、实验目的1．了解74LS00、74LS153芯片的内部结构和功能；2．掌握数据选择器的逻辑功能及其基本应用。
二、实验设备1、数字电路试验箱2、74LS00、74LS153三、实验原理数据选择器可以实现从多路数据中选择任何一路数据输出，选择的控制由专门的端口编码决定，称为地址码，数据选择器可以完成很多逻辑功能。
具体原理见课本四、实验内容1、用数据选择器完成导弹发射导弹发射的时候，A、B是指挥官，只有当A、B都同意才能发射，C、D是操作员，听到A、B都同意的指令C、D才发射导弹，C、D任何一个发射都算完成任务。
同意指令为“1”，不同意为“0”，发射为“1”，不发射为“0”。
真值表如下：发射导弹的情况如下：实验中只有74LS00、74LS153，利用这两个器件设计电路如下：开关从左到右依次为A 、B 、C 、D ，AB 接C 1、C 2、C 3 ,C 0=0,C 、D 接地址端，即可完成导弹发射功能。
2、 用数据选择器设计全加器电路实验电路如下：如图所示：开关从左至右依次为Ai、Bi、Ci-1,A、B位地址输入端，1C1、1C2接Ci-1’，1C0、1C3接Ci-1；2C0=0，2C3=1，2C1、2C2接Ci-1，即可完成全加器功能。
五、实验结果12、全加器实验结果A i=1,B i=0,C i-1=1时的实验结果以上两个实验结果均符合设计要求。
六、实验心得通过这三次实验，对数字电路的有了进一步的了解。
学会用数据选择器设计简单的功能电路。
对数据选择器的掌握程度有了进一步的加深。
实验三 MSI组合功能器件的设计应用本实验涉及到MSI（Medium Scale Integration）组合功能器件的设计应用，主要包括译码器、多路数据选择器、缓存器、计数器等常用的电子元件。
译码器是一种能够将一个二进制代码转化为对应的控制信号的组合逻辑电路，能够广泛应用于数字电路中。
译码器的作用是将某个输入电平的逻辑信息转化成与之相对应的输出信号，控制各种设备运行。
在数字电路的控制系统中，用途非常广泛。
多路数据选择器是一种电子电路，它能够接收多个数据输入（通常是二进制数据输入），并通过一个选择输入信号来决定从哪个数据输入端口输出数据。
多路数据选择器广泛应用于各种电子设备中，如电脑、手机、平板等。
缓存器是一种能够暂时存储数据的电子元件，它通常由若干存储单元组成，可以实现对数据进行快速读取和写入的操作，广泛应用于计算机内存等场合。
计数器是一种能够对输入信号进行计数的电子元件，它可以统计某个输入信号的频率、时间间隔、脉冲数等。
计数器广泛应用于计算机、通信、控制等领域。
在本实验中，我们将学习如何设计和构建这些常用的MSI组合功能器件，了解它们的功能和应用，掌握它们在数字电路设计和控制系统中的应用技巧和方法。
实验步骤：设计译码器：1. 根据题目所给条件，确定译码表和相应的逻辑公式；2. 通过逻辑门电路进行设计与实现；3. 对译码器进行测试和验证，确保输出满足设计要求。
设计多路数据选择器：本实验的主要目的是通过实际设计和操作，掌握常用MSI组合功能器件的应用技巧和方法，了解数字电路设计和控制系统中的一些基本概念和原理。
通过实验的学习，可以加深对数字电路的理解和应用，为进一步学习和研究电子技术提供基础。
实验三 译码器和数据选择器一、实验目的1. 掌握中规模集成译码器74LSl39的逻辑功能和使用方法。
2. 掌握中规模集成数据选择器74LSl53的逻辑功能和使用方法。
二、实验仪器及材料1. 数字示波器2. 器件74LSl39 双2－4线译码器 1片74LSl53 双4选1数据选择器 1片 74LS00 二输入端四与非门 l 片三、实验内容1. 译码器功能测试将74LSl39译码器按图3.1接线, 按表3.1输入电平分别置位, 填输出状态表1413121110981234567VCC 2G 2A 2B 2Y02Y12Y21G 1A1B1Y01Y11Y21Y315162Y3GND74LS139接电平开关 接电平显示图3.12. 译码器转换将双2－4线译码器转换为3－8线译码器。
(1) 画出转换器电路图。
(2) 在实验台上接线并验证设计是否正确。
(3) 设计并填写该3－8线译码器功能表表3.1输入输出使能选择G B A Y0Y1Y2Y3H X XL L LL L HL H LL H H3. 数据选择器的测试及应用（1）将双4选1数据选择器74LSl53参照下图, 测试其功能并填写功能表。
表3-2选择端数据输入端输出控制输出B A C0C1C2C3G YX X X X X X HL L L X X X LL L H X X X LL H X L X X LL H X H X X LH L X X L X L(2) 用双4选1数据选择器74LSl53实现函数Y=AB+AC, 画出其逻辑电路图, 并通过实验测试填写函数Y=AB+AC的真值表3-3。
表 3-3四、实验报告1. 画出实验内容2.3的接线图, 填写表格。
2. 总结译码器和数据选择的使用体会。
《数字电路》译码器和数据选择器实验一、实验目的1、熟悉集成译码器。
2、了解集成译码器应用。
二、实验原理译码器是将给定代码译成相应状态的电路。
双2-4线集成变量译码器74LS139如图10-1所示。
每个2-4线译码器有两个输入端（A、B）和四个输出端（Y、Y 1、Y2、Y3）。
两个输入端可以输入四种数码，即00、01、10、11，对应的四种输出状态是0111、1011、1101、1110。
G为使能端，当G=0时，译码器能正常工作，当G=1时，不能工作，输出端全部为高电平（即“1”）。
数据选择器有多个输入，一个输出。
其功能类似单刀多掷开关，故又称多路开关（MUX）。
在控制端的作用下可从多路并行数据中选择一路送输出端。
双4选1数据选择器74LS153如图10-2所示。
以其中的一个数据选择器为例，C 0、C1、C2、C3为输入端，可同时输入四种不同的数据（信号），Y为被选中的数据的输出端，G为使能端（低电平时工作），A、B为选择控制端。
设四个输入端的输入信号分别为C0、C1、C2、C3则其功能如表10-1所示。
表10-1 74LS153功能表三、实验仪器及材料1、双踪示波器2、器件74LS139 双2—4线译码器 1片74LS153 双4选1数据器 1片74LS00 二输入端四与非门 1片四、实验预习要求1、复习有关译码器和数据选择器的原理。
2、根据实验任务，画出所需的实验线路及记录表格。
五、实验内容及步骤1、译码器功能测试将74LS139译码器按图10-1，接线，按表10-2输入电平分别置位，填写输出状态表图10-1 74LS139译码器表10-22、译码器转换将双2—4线译码器转换为3—8线译码器。
（1）画出转换电路图。
（2）在实验仪上接线并验证设计是否正确。
（3）设计并填写该3—8线译码器功能表，画出输入、输出波形。
3、数据选择器的测试及应用将双4选1数据选择器74LS153参照图10-2接线，测试其功能并填写功能表。
数据选择器、译码器、全加器实验
一、实验目的
1、熟悉数据选择器的功能。
2、熟悉译码器的工作原理和使用方法。
3、设计应用译码器，进一步加深对它的理解。
4、学习用中规模集成电路的设计方法。
二、实验所用仪器和芯片
1、双4选1数据选择器74LS153 1片
2、双2线-4线译码器74LS139 2片
3、四两输入与非门74LS00 1片
3、TEC-5(TDS-2)实验系统1台
三、实验内容
1、用Quartus II设计一个4选1的数据选择器
4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况；
2、用2线-4线译码器设计一个3线-8线译码器，框图如下：
G
B A Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
D
A2
A1
A0
3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。
附74LS153和74LS139管脚图
输入输入输出
Vcc G2 A1 2D3 2D2 2D1 2D0 2Y 输出Vcc G2 A1 B22Y0 2Y1 2Y2 2Y3
G1 A0 1D3 1D2 1D1 1D0 1Y GND G1 A1 B11Y0 1Y1 1Y2 1Y3 GND 输入输出输入输出
74LS139。
数据选择器和译码器实验总结
数据选择器和译码器实验是一项重要实验，它主要涉及到数字电路的设计与实现。
在这个实验中，我们了解了数据选择器和译码器的基本概念，学会了通过这两个器件来操作二进制数据。
本次实验中，我们学习了如何使用逻辑门来实现数据选择器和译码器。
在数据选择器的设计中，根据需要选取输入的某一路数据输出，这可以通过设计一个实现了特定布尔表达式的电路来实现；而在译码器的设计中，通过输入二进制编码数据，实现输出特定的控制信号。
在实验过程中，我们还学习了如何使用集成电路进行设计与实现，并且了解了它们的功能和使用方法。
同时，在实验操作中，我们根据实验手册中的步骤来进行操作，因此需要具备良好的耐心和细心，防止因操作不当而导致实验失败。
通过实验，我们不仅提高了对数字电路的理论知识的理解，也加深了对数字电路的实际应用的理解，提高了我们的动手实践能力和解决问题的能力。
此外，我们还应该注意数据选择器和译码器的灵活性，以便在具体设计中根据需求进行适当的修改，以达到更好的效果。
总之，本次实验是一个非常实用的实验，它对于我们深入了解数字电路的原理和应用，提高我们的综合素质有着重要的作用。
实验三译码器、数据选择器及其应用一、实验目的
1．熟练掌握集成译码器、数据选择器的工作原理、逻辑功能。
2．熟练掌握集成译码器、数据选择器实现某些逻辑函数。
二、实验器件
1、3线-8线译码器74LS138×1
2、8选1数据选择器74LS151×1
3、4输入二与非门74LS20×1
4、六反相器74LS04×1
三、实验内容
1、74LS138的功能测试
(1)、74LS138引脚图：
(2)、74LS138功能表：
注：2G =G 2A +G 2B
2、74LS138用作逻辑函数发生器
(1)、用74LS138和门电路实现逻辑函数 F=AB+AC+BC 实验步骤：
将逻辑函数转化为最小项逻辑表达式
画卡诺图：
由卡诺图得到：F=A BC+A B C+AB C +ABC=Σm (3,5,6,7) =7.6.5.3m m m m
=7.6.5.3Y Y Y Y
用一片74LS138和一片74LS20搭建电路：
(2)、用74LS138和门电路实现逻辑函数F=A BC+A B C+AB C（判偶电路）
(3)、用74LS138和门电路设计一个全加器
3、74LS151功能测试
(1)、74LS151引脚图：
(2)、74LS151功能表：
4、74LS151和门电路实现逻辑函数
(1)、用74LS151和门电路实现逻辑函数F=AB+AC+BC
实验步骤：
将逻辑函数转化为最小项逻辑表达式
画卡诺图：
由卡诺图得到：F=A BC+A B C+AB C+ABC=Σm(3,5,6,7)
=m0.0+m1.0+m2.0+m3.1+m4.0+m5.1+m6.1+m7.1
74LS151输出Y=m0.D0+m1.D1+m2.D2+m3.D3+m4.D4+m5.D5+m6.D6+m7.D7若令F=Y，A=C，B=B，C=A
则D0= D1= D2= D4=0
D3= D5= D6= D7=1
根据以上分析，画出电路图：
(2)、用数据选择器74LS151实现函数F=Σm (0,2,7,8,13)。
F=A B C D+A(B C D)+A(BCD)+A B C D+A(B C D)
=(A+A)B C D+ A(B C D)+A(BCD)+A(B C D)
=1.m0+A.m2+A. m5+A m7
74LS151输出Y=m0.D0+m1.D1+m2.D2+m3.D3+m4.D4+m5.D5+m6.D6+m7.D7若令F=Y，B=C，C=B，D=A
则D0=1，D2= D7=A，D5=A
D1= D3 =D4 =D6=0
根据以上分析，画出电路图：
四、实验报告
1、整理实验1、
2、
3、4的实验内容。
