SOC设计概述
//简单介绍下最近看的SOC设计
//⼤部分资料来源⽹络
⼀、SOC设计基本概念 SoC是系统级集成，将构成⼀个系统的软/硬件集成在⼀个单⼀的IC芯⽚⾥。⼀般包含⽚上总线、处理器核、存储器系统、DSP、数
字/模拟电路、数模转换、输⼊输出单元(GPIO/USB/UART)、RTOS内核、⽹络协议栈、嵌⼊式实时应⽤程序等模块。SOC通常由可配置IP核组
成。SOC对IC类似于之前的IC对分⽴元件。
⼆、SOC设计特点1.以超深亚微⽶VDSM⼯艺(.18um以下吧)和知识产权IP核复⽤技术为⽀撑。设计者⾯对的不再是电路芯⽚,⽽是⼀个个IP以及IP接⼝
2.建⽴在IP芯核基础上的系统级芯⽚设计技术，使设计⽅法从传统的电路级设计转向系统级设计。
3.具有从外部对芯⽚编程的功能
4.使⽤嵌⼊式CPU和DSP
三、⽀撑技术1.软硬件协同设计技术
软硬件协同设计是指对系统中的软硬件部分使⽤统⼀的描述和⼯具进⾏集成开发，可完成全系统的设计验证并跨越软硬件界⾯进⾏系统
优化。
⾸先是系统的描述⽅法。C语⾔:没有硬件描述⽅⾯的优势，但适合系统级设计，⽣产率⾼。HDL:适合描述硬件，但不能与软件部分很好的
协同⼯作，所以现在⼤多采⽤C/C++进⾏系统设计。其次这种全新的软硬件协同设计理论将如何确定最优性原则。除了速度、⾯积等硬件优化指
标外，与软件相关的如代码长度、资源利⽤率、稳定性等指标也必须由设计者认真地加以考虑。另外，如何对这样的⼀个包含软件和硬件的系
统的功能进⾏验证。除了验证所必须的环境之外，确认设计错误发⽣的地⽅和机理将是⼀个不得不⾯对的课题。最后，功耗问题。传统的集成
电路在功耗的分析和估计⽅⾯已有⼀整套理论和⽅法。但是，要⽤这些现成的理论来分析和估计含有软件和硬件两部分的SOC将是远远不够
的。简单地对⼀个硬件设计进⾏功耗分析是可以的，但是由于软件运⾏引起的动态功耗则只能通过软硬件的联合运⾏才能知道。
软硬件协同设计所涉及到的内容有：HW-SW 协同设计流程、HW-SW 划分、HW-SW 并⾏综合、HW-SW 并⾏仿真。2. IP复⽤
第２９卷第４期 ２００６年１２月 电子器件 Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ０ｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｌ０１．２９ Ｎｏ．４ Ｄｅｃ．２００６
Ｄｅｓｉｇｎ ａｎｄ Ｖａｌｉｄａｔｅ ｔｈｅ Ｃｈｉｐ’Ｓ Ｐｏｗｅｒ－Ｎｅｔｗｏｒｋ ｉｎ ＤＳＭ
ＦＡＮ Ｊｕｎ－ｆｅｎｇ，ＷＡＮＧ Ｇｕｏ－ｘｉｏｎｇ，ＳＨＥＮ Ｈａｌ－ｂｉｎ，ＬＯＵＪｉｕ－ｈｕａｉ
，Ｉｎｓｔｉｔｕｔｅ ｏｆ ＶＬＳＩ Ｄｅｓｉｇｎ， 巧ｉａｎｇ Ｕｎｉｘ￣ｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３１００２７，Ｃｈｉｎａ！ 、 ｃｌ０ｚ觇｝ｅｏｆＩｎｆｏＳｃｉｅｎｃｅ ａｎｄＥｎｇｉｎｅｅｒｉｎｇ，ＺｈｅｊｉａｎｇＵｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３１００２７，Ｃｈｉｎａ］
Ａｂｓｔｒａｃｔ：Ｗｉｔｈ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ＩＣ ｍａｎｕｆａｃｔｕｒｅ，ｍｏｒｅ ａｎｄ ｍｏｒｅ ｔｒａｎｓｉｓｔｏｒｓ ｃａｎ ｂｅ ｉｎｔｅｇｒａｔｅｄ ｉｎｔｏ ｏｎｅ
ｃｈｉｐ，ＳＯ ｔｈｅ ｃｏｎｓｕｍｐｔｉｏｎ ｏｆ ｐｏｗｅｒ ｐｅｒ ａｒｅａ ｂｅｃｏｍｅｓ ｂｉｇｇｅｒ ａｎｄ ｂｉｇｇｅｒ．Ｓｏ ｔｈｅ ｒｅｌｉａｂｉｌｉｔｙ ｏｆ ｐｏｗｅｒ－ｎｅｔｗｏｒｋ
ｂｅｃｏｍｅｓ ｔｈｅ ｍｏｒｅ ｉｍｐｏｒｔａｎｔ ｆａｃｔｏｒ ｉｎ ＩＣ ｄｅｓｉｇｎ．Ｂｅｆｏｒｅ，ｔｈｅ ＩＣ ｄｅｓｉｇｎｅｒ ｏｎｌｙ ｂａｓｅｄ ｏｎ ｔｈｅｉｒ ｅｘｐｅｒｉｅｎｃｅ ｔｏ ｄｅｓｉｇｎ ｐｏｗｅｒ－ｎｅｔｗｏｒｋ，ｂｕｔ ｗｈｅｎ ｔｈｅ ｐｒｏｃｅｓｓ ｉｓ ｕｎｄｅｒ ０．１８ ｍ，ｔｈｉｓ ａｌｗａｙｓ ｃａｕｓｅｓ ｔｈｅ ｆａｉｌｕｒｅ ｏｆ ｃｈｉｐ’Ｓ
ｆｕｎｃｔｉｏｎ．Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｉｓ ｐｒｏｂｌｅｍ，ｔｈｉｓ ｐａｐｅｒ ｄｉｓｃｕｓｓｅｄ ｔｈｅ ｒｅａｓｏｎｓ ａｎｄ ｔｈｅ ｉｎｆｌｕｅｎｃｅｓ ｏｆ ｍ－ｄｒｏｐ ａｎｄ ＥＭ（Ｅｌｅｃｔｒｏ－ｍｉｇｒａｔｉｏｎ）ａｎｄ ｉｎｔｒｏｄｕｃｅｄ ａ ｎｅｗ ｍｅｔｈｏｄ ｏｆ ｄｅｓｉｇｎｉｎｇ ａｎｄ ｖａｌｉｄａｔｉｎｇ ｐｏｗｅｒ－ｎｅｔｗｏｒｋ．Ｔｈｅ
【关键字】方案
天线效应解决方案
篇一：天线效应及解决方法
干蚀刻（etch）需要使用很强的电场驱动离子原浆，在 蚀刻gate poly和氧化层边的时候，电荷可能积累在gate poly上，并产生电压足以使电流穿过gate的氧化层，虽 然这种状况通常不会破坏gate氧化层，但会降低其绝缘 程度。这种降低程度于gate氧化层面积内通过的电荷数 成正比。每一poly区积累的正电荷与它的面积成正比， 如果一块很小的gate氧化层连接到一块很大的poly图形 时，就可能造成超出比例的破坏，因为大块的poly区就
像一个天线一样收集电荷，所以这种效应称为天线效 应，天线效应也会发生在source/drain的离子植入时。 天线效应与poly和gate氧化层的面积之比成正比（对于 pmos和nmos,要分开计算gate氧化层的面积，因为它们 的击穿电压不同）。当这个比值达到数百倍时，就可能 破坏氧化层。大多数的layout中都可能有少数这样大比 值的poly图形。
下图为一个可能产生天线效应的例子：mos M1的gate由 poly连接至M2，当M1和M2距离够长造成poly和M1 gate氧化层面积之比太大，从而可能破坏M1的gate氧化 层。
消除天线效应的方法主要是设法降低接到gate的
poly面积。见右图，在poly接至gate增加一个metal 跳线，即减小了接至gate的poly与gate氧化层的面 积之比，起到消除天线效应的作用。
天线效应产生的静电破坏也会发生在metal蚀刻 时。如果metal接到diffusion时，极少会产生静电 破坏，因为diffsion可以卸掉静电，所以top metal 一般不用考虑天线效应的问题（基本上每条top
metal都会接到diffusion上）。对于下层metal则不 然，没有接到diffusion的下层metal当其接至gate 时，如面积过大，就极易产生天线效应。解决方
第４ｌ卷第３期 ２０１１年５月 东南大学学报（自然科学版）
ＪＯＵＲＮＡＬ ＯＦ ＳＯＵＴＨＥＡＳＴ ＵＮＩＶＥＲＳＩＴＹ（Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅ Ｅｄｉｔｉｏｎ） Ｖｏ１．４１ ＮＯ．３ Ｍａｙ ２０１１
ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００１—０５０５．２０１１．０３．０１７
深亚微米工艺ＥＥＰＲＯＭ单元加固设计及辐照性能
周昕杰 李蕾蕾 徐 睿。 于宗光。
（’东南大学电子科学与工程学院，南京２１００９６） （ 两安电子科技大学微电子学院，西安７１００７１） （ 中国电子科技集团第五十八研究所，无锡２１４０３５）
摘要：当普通ＥＥＰＲＯＭ单元在太空中应用时，会受到辐照效应的影响，导致单元可靠性降低，寿
命缩短，为此，基于０．１８ ｍ工艺，设计出一种新型抗辐照ＥＥＰＲＯＭ单元．新单元采用环形栅和
场区隔离管加固结构．加固后，单元面积为９．５６ ｔｘｍ ，抗总剂量效应能力大于１ ５００ Ｇｙ，抗辐照
能力明显优于普通结构．为明确失效机制，基于新单元结构在辐照条件下的闵值退化曲线，分析
了辐照效应对存储单元的影响，并与普通单元的辐照效应相比较．结果表明：总剂量效应引起的
边缘寄生管源／漏端漏电及场氧下漏电是深亚微米工艺ＥＥＰＲＯＭ失效的主要机制．新单元针对
失效机制的加固设计，提高了抗辐照能力和可靠性．该设计为满足太空应用中抗辐照存储器的需
要。提供了良好的基础．
关键词：总剂量效应；ＥＥＰＲＯＭ；抗辐照加固
中图分类号：ＴＮ３０３ 文献标志码：Ａ 文章编号：１００１—０５０５（２０１１）０３－０５１８－０４
ＥＥＰＲＯＭ ｃｅｌｌ ｈａｒｄｎｅｓｓ ｄｅｓｉｇｎ ａｎｄ ｒａｄｉａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ
ｉｎ ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ｐｒｏｃｅｓｓ
Ｚｈｏｕ Ｘｉｎｊｉｅ。＿ Ｌｉ Ｌｅｉｌｅｉ。’。Ｘｕ Ｒｕｉ Ｙｕ Ｚｏｎｇｇｕａｎｇ
（ Ｓｃｈｏｏｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｓｏｕｔｈｅａｓｔ Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ ２１００９６，Ｃｈｉｎａ） （ Ｓｃｈｏｏｌ ｏｆ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ，Ｘｉｄｉａｎ Ｕｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ ７ １００７ １，Ｃｈｉｎａ） （ Ｎｏ．５８ｔｈ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａｔｉｏｎ，Ｗｕｘｉ ２１４０３５，Ｃｈｉｎａ）
