微机原理-第7章 常用数字接口电路

编制配套的接口程序，支持和连接有关的设备
7.1.1 接口电路的功能
数据缓冲与锁存
• 用于解决高速主机与低速外设处理数据速度差异的 矛盾
• 输出接口有锁存环节，输入接口有缓冲环节 • 实际的电路常用： 输出锁存缓冲环节，输入锁存缓冲环节
7.1.1 接口电路的功能（续）
联络功能 • 接口电路应提供外设的状态 设备选择 • 能进行I/O端口地址译码 信号与信息格式的转换 • 能进行数据格式的转换，正负逻辑转换、串并行间
的转换等
7.1.1 接口电路的功能（续）
中断管理功能 • 建立中断请求、进行中断优先权排队、提供中断
识别码等。 能提供有关电器特性的适配 能提供时序控制等
7.1.2 I/O接口的基本结构
I/O端口 在I/O接口电路中的用于与CPU交换信息的寄存器 称为I/O端口寄存器，简称“端口” 。
端口可分三类 • 数据端口：存放数据信 • 状态端口：存放状态信息 • 控制端口：存放控制信息
使用条件：
• 传送不能太频繁，以保证每次传送时外设处于“就绪” 状态
• 无条件传送方式一般用在对简单外设的操作。如开关、 七段显示器等。
无条件传输过程
演示
➢ 输入：
• 由于数据保持时间相对于CPU的处理时间长，可直接将输入 缓冲器与CPU的数据总线相连。当CPU执行IN指令时，I/O读 信号IOR#有效, 来自输入设备的数据到达数据总线，传给 CPU
com_seg buffer count com_seg
segment db 82 dup (?) db ? ends
; 接收缓冲区 ; 计数器
code_seg assume
segment cs:codseg,ds:data_seg, es:com_seg

存储器。
WR
RD：输出，用于片外数据存储器（RAM）的读、写控
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制。当执行片外数据存储器操作指令MOVX时，自动生成。
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图7–2 地址锁存器
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在单片机应用系统中，为了唯一地选择片外某一存储单
元或I/O端口，需要进行二次选择。 一是必须先找到该存储单元或 I/O 端口所在的芯片，一般称 为“片选” 。 二是通过对芯片本身所具有的地址线进行译码，然后确定唯
一的存储单元或I/O端口，称为“字选”。
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―片选” 常用的方法有四种：“线选法” 、“地址译码法” 、 应用 “可编程器件PAL/GAL‖ 或“I/O口线” 。 (1) 线选法：线选法一般是利用单片机的最高几位空余的 地址线中一根(如P2.7) 作为某一片存储器芯片或I/O接口芯片的 “片选” 控制线。用于应用系统中扩展芯片较少的场合。 (2)译码法：用译码器对空余的高位地址线进行译码，而 译码器的输出作为“片选” 控制线。常用的译码器有3/8译码器 74LS138、双2/4译码器74LS139、4/16译码器74LS154等。 3/8译码器74LS138的管脚见图7–3。 G1、 G2A 、 G2B ：使能端。当G1=1， G2A = G2B =0时， 芯片使能。 C、B、A：译码器输入，高电平有效。 Y ：译码器输出，低电平有效。
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部分地址译码
全地址译码
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图7–3 74LS138三-八译码器
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图7–4 64K全地址译码电路
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#0 RAM地址分配为0000H～1FFFH,共8K。(A15=A14=A13=0) #1芯片地址分配为2000H～3FFFH,共8K.(A15=A14=0, A13=1) #2 芯片地址分配为4000H～5FFFH，共8K。 (A15=0，A14=1， A13=0) #3 芯片地址分配为6000H～7FFFH，共8K。(A15=0，A14=1， A13=1) #4 芯片地址分配为8000H～9FFFH，共8K。(A15=1，A14=0， A13=0) #5 芯片地址分配为A000H～BFFFH，共8K。 (A15=1，A14=0， A13=1) #6 芯片地址分配为C000H～DFFFH，共8K。(A15=A14=1， A13=0) #7 I/O地址分配为E000H～FFFFH，共8K。(A15=A14=A13=1)

控制字，设置外设工作方式，启动其工作。 （ 2 ） 外 设 数 据 准 备 好 后 ， 送 数 据 输 入 总 线 ， 并 向 I/O 接 口 发
“数据输入准备好”信号；I/O接口接收数据，送输入缓冲寄存器， 并向外设发“应答”信号，同时状态标志寄存器的相应位置1；外 设收到“应答”信号后，撤消“数据输入准备好”信号。
001:PC1 011:PC3 101:PC5 111:PC7
图 图 77-6.6 PC 口按位操作控制字
7.2.3 8255A工作方式
8255A有三种基本的工作方式，即基本输入/输出、选通输入/ 输出和双向选通输入/输出方式
（1）工作方式0 是一种基本输入/输出方式。三个端口都由程序设定为输入或者输
PC7 PC6 PC5
10 11
Intel
31 30
12 8255A 29
PC4 13
28
PC0 14
27
PC1 15
26
PC2 16
25
PC3 17
24
PB0 18
23
PB1 19
22
PB2 20
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(a) 引脚图
PA4 PA5 PA6 PA7
WR RESET D0 D1 D2 D3 D4 D5 D6 D7
B组部件控制PB口和PC口的低4位（PC3~PC0）。
7.2.2 8255A控制字
1. 8255A控制字 8255A有两个控制字，即工作方式控制字和PC口位操作控制字。两 个控制字共用一个端口地址，用特征位D7来区分。 （1）工作方式控制字（D7=1） 工作方式控制字如图7-5所示，各位的作用如下： D2：选择端口B的工作方式0或1； D1：设置端口B的输入/输出方式； D0：设置端口C低4位的输入/输出方式。 D6 D5：选择端口A的工作方式； D4：设置端口A的输入/输出方式； D3：设置端口C高4位的输入/输出方式。

(2) 若系统使用的是动态存储器，则在DMA操作期间，存储器 的刷新将会停止。
(3) 当DMAC占用总线时，CPU不能去检测和响应其他设备的中 断请求。
(4) 增加硬件的投资，提高系统的成本。
(5) DMA方式传送的额外开销源： A>总线访问时间: 由于DMAC要同CPU和其他的总线主控设备争用对系统总 线的控制权，因此，必须有一些规则来解决争用总线控制权的 问题，一般是用硬件实现排队，而排队过程要花费时间； B>对DMAC的初始化: CPU要对DMAC写控制字，因此，DMAC的初始化建立， 比程序控制数据传送的初始化，可能要花费较多时间。
(5) DMAC送出地址信号和相应的控制信号，实现外设与内存或内 存与内存之间的直接数据传送。
(6) DMAC自动修改地址和字节计数器，并据此判断是否需要重复 传送操作。
(7) 规定的数据传送完后，DMAC就撤消发往CPU的HOLD信号。 CPU检测到HOLD失效后，紧接着撤消HLDA信号，并在下一 时钟周期重新开始控制总线，并继续执行原来的程序。
(DMAC) 2、DMA的工作过程： (1)响当应外有设两准方面备：好a>时C，PU向将DDMB、AACB发和出相D应M的AC传B均送置请为求高阻信态号(DRQ)。 (2) DMAC收到请b>求C后PU，向向DMCAPUC发发出出总总线线响请应信求号信(H号LHDAO)。LD，申
请占用总线。
(3) CPU在完成当前总线周期后会立即对HOLD信号进行响应。 (4) DMAC收到HLDA信号后，向外设发出DMA响应信号DACK
2）缺点：
➢ I/O端口占用一部分存储器的地址空间； ➢ 在程序中不容易区分哪些指令是访问存储器、哪些指令是访问
外设，所以程序不易阅读。