分频器
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掌握可变分频器实现的基本方法和可变分频器的输出占空比的控制方法。
目前可变分频器大量使用在FPGA的电路设计中，它是一般电路设计不可缺少的组成部分，如频率合成器、时钟信号产生器、调制解调器的位定时恢复等电路。
随着EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息，通信等领域的重要性日益突出。
可变分频器的实现方法：一般分频器是通过计数器完成，计数器的范围为0~（N－1），这里N为分频数。
当计数器达到（N－1）是地，对计数器进行复位，进入下一轮计数。
通过改变N的大小，从而达到可变分频计数的目的。
对于可变计数器的输出，一般尽量输出占空比为50%的方波信号。
这是通过判决电路实现的：当计数器计数小于N/2时输出为1，其它为0。
分频器是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，用这种方法可以节省芯片内部的锁相环资源，消耗不多的逻辑单元就可以达到对时钟操作的目的。
通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。
各种分频系数进行分频的方法：
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。
但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。
另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。
因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。
下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：
偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。
如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
第二：奇数倍分频：
奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相
或运算，得到占空比为50%的奇数n分频时钟。
另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。
得到占空比为50%的奇数倍分频。
下面讲讲进行小数分频的设计方法
第三，小数分频：
首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。
基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。
从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。
即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。
因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.
第四：任意整数带小数的分频：
这种分频一般来说,可以通过不同分频进行组合实现。
比如实现6+1/3分频,可以通过两个七分频脉冲加上一个五分频脉冲实现一个该分频设计,即（2*7+5）/（2+1）实现分频,一般而言,这种分频由于分频输出的时钟脉冲抖动很大,在设计中使用已经非常少。
但是也是可以实现的。
下面是根据上面思想写的三分频程序,1/3和50%占空比的程序.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-- Uncomment the following lines to use the declarations that are
-- provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;
entity division3 is
port (clk: in std_logic;
out1: out std_logic);
end division3;
architecture Behavioral of division3 is
signal division2,division4 :std_logic:='0';
signal temp1,temp2:integer range 0 to 10;
begin
p1:process(clk)
begin
if rising_edge(clk) then
temp1<=temp1+1;
if temp1=1 then
division2<='1';
elsif temp1=2 then
division2<='0';
temp1<=0;
end if;
end if;
end process p1;
p2:process(clk)
begin
if clk'event and clk='0' then temp2<=temp2+1;
if temp2=1 then
division4<='1';
elsif temp2=2 then
division4<='0';
temp2<=0;
end if;
end if;
end process p2;
p3:process(division2,division4) begin
out1<=division2 or division4; end process p3;
end Behavioral; (50%)。
