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1 第六章 时序逻辑电路典型例题分析
第一部分：例题剖析
触发器分析
例1 在教材图6.1所示的基本RS触发器电路中，若R、S 的波形如图P6.1（a）和（b），试分别画出对应的Q和Q端的波形。
解：基本RS触发器，当R、S同时为0时，输出端Q、Q均为1，当R=0、S=1时，输出端Q为0、Q为1，当R=S=1时，输出保持原态不变，当R=1、S=0时，输出端Q为1、Q为0， 根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。需要注意的是，图（a）中，当R、S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。
例2 在教材 图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和Q端的波形。
解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（R=1）、S=1路漫漫其修远兮，吾将上下而求索 - 百度文库
2 （S=0），
输出端Q为1、Q为0；R=1（R=0）、S=0（S=1）输出端Q为0、Q为1；当E=0时，输出保持原态不变。输出端波形见答图P6.2。
例3 在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。
解：D锁存器，当E=1时，实现D锁存器功能，即：Qn+1=D，当E=0时，输出保持原态不变。输出端波形见答图P6.3。
例4 在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。设触发器的初始状态均为0。 路漫漫其修远兮，吾将上下而求索 -
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解：图中各电路为具有异步控制信号的边沿触发器。 图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端SD接信号C（RD =0），当C=1时，触发器被异步置位，输出Qn+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= AQ2n +BQ2n ，异步控制端RD接信号C（SD =1），当C=0时，触发器被异步复位，输出Qn+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端SD接信号C（RD =1），当C=0时，触发器被异步置位，输出Qn+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= AQ4n
时序逻辑电路的特点
1.时序性：时序逻辑电路在工作中依赖于时间序列，根据输入信号的变化以及内部的时钟信号来确定输出信号的变化。这种时序性使得时序逻辑电路能够实现存储和处理连续流的数据。
2.存储能力：时序逻辑电路能够存储一定量的输入数据，并根据时钟信号进行同步更新。这使得时序逻辑电路可以实现各种存储功能，如寄存器、计数器和存储器等。
3.时钟信号的重要性：时序逻辑电路的工作主要依赖于时钟信号，时钟信号的变化决定了电路中各个存储单元的读写操作和状态转换。时钟信号的频率和占空比等特性将直接影响时序逻辑电路的稳定性和性能。
4.状态的存储和转换：时序逻辑电路中的存储单元通常由触发器组成，可以存储不同的状态值。这些状态值根据输入信号和时钟信号的变化而相互转换，从而实现电路的功能。
5.反馈和自激振荡：时序逻辑电路中的一些电路结构能够实现反馈机制，即输出信号可以作为输入信号的一部分，经过多次循环反馈来实现一些特定的功能，如自激振荡和时钟信号生成等。
6.高度集成：随着半导体制造技术的发展，时序逻辑电路可以以微米或纳米级别的尺寸实现高度集成，以满足不同应用场景对电路规模和工作速度的要求。
7.异步和同步：时序逻辑电路可以分为异步和同步两种类型。异步电路是根据输入信号的变化来更新输出信号，不依赖时钟信号；而同步电路则需要时钟信号的触发来进行同步更新，具有更高的稳定性和可靠性。 8.时序分析的复杂性：由于时序逻辑电路中各个存储单元的状态转换以及时钟信号的传播延迟等因素，时序分析变得更加复杂。在设计和测试时序逻辑电路时，需要考虑信号的时序关系、时钟边沿的触发时机等问题，以确保电路的正确性和性能。
9.应用广泛：时序逻辑电路是数字电路中的核心部分，广泛应用于计算机、通信、控制系统、嵌入式系统等各个领域。同时，时序逻辑电路也是现代大规模集成电路的基础，影响着数字电路技术的发展。
总结来说，时序逻辑电路具有时序性、存储能力、时钟信号的重要性、状态的存储和转换、反馈和自激振荡、高度集成、异步和同步、时序分析的复杂性以及广泛的应用等特点。这些特点使得时序逻辑电路能够实现存储和处理连续流的数据，并在不同的应用场景中发挥重要作用。
逻辑分析仪在时序分析中的应用
在数字信号设计中，信号完整性、时序都是非常重要的概念，往往因为PCB布线不合理
或信号处理不当引起时序不满足要求而导致系统异常的案例比比皆是，因此正确高效的时序
分析就显得尤为重要。本文将讨论如何使用逻辑分析仪的特性和功能来解决一些和时序相关
的问题，从而快速、方便地找到设计问题的根源。
1. 信号串扰
线与线之间有分布电容和分布电感，如图1所示。其中LL为传输线的分布电感、Lm为两
传输线之间的互感；CL为传输线的分布电容、Cm为两传输线之间的分布电容。当两条线隔离
得比较近时，一条线就可能由于信号完整性问题受另外一条线所干扰。
图1 信号串扰示意图
2. 正确选择测量线
使用逻辑分析仪测量时，普通的测量线没有考虑信号完整性问题，在测量过程中容易受
测量线之间的影响引入串扰，影响测量结果，误导用户做出错误分析。因此，为了保证测量
结果的正确性，测量线的选择显得极其重要。符合信号完整性设计的测量线，要求信号线
与信号线之间均有“防护线”，且线与线之间的距离都要通过精心计算，以保证测量线的阻
抗连续和线间互不干扰，确保信号完整性。
3. 总线时序分析
一系统中，功能时常错乱，怀疑总线受干扰，使用逻辑分析仪测量数据总线和地址总线，
利用A/D插件协助分析，发现地址总线有很多突变的毛刺，逐一检查,发现多数毛刺为地址改
变产生的，属正常情况，但有些就显得异常，出现在数据稳定期间将地址总线展开放大后发
现地址总线A3有个4n s的毛刺，受到干扰了。经过分析，在总线附近有一个100M H z的时钟
线，总线极有可能受该时钟源影响而生产串扰，从而导致系统功能错乱。
为了进一步了解毛刺的真实形状及来源，我们使用逻辑分析仪同步触发示波器的方式做
进一步分析，观察他们的数字和模拟特性。将逻辑分析仪的外部触发输出连至示波器的触发
输入设置逻辑分析仪为500M异步采样，地址线A3为<50n s的高电平脉宽触发。
4. 低速信号时序分析
时序逻辑电路的分析和设计
[教学目的和要求]
通过本讲的学习，使学生掌握时序逻辑电路的定义及同步时序电路的分析与设计方法；深刻理解时序电路各方程组（输出方程组、驱动方程组、状态方程组），状态转换表、状态转换图及时序图在分析和设计时序电路中的重要作用。
[教学内容]
1．同步时序电路的分析方法
2．同步时序电路的设计方法
3．异步时序电路
6.1 时序逻辑电路概述
1、时序电路的结构与特点
2、时序电路的分类
（1） 根据时钟分类――同步时序电路、异步时序电路
（2）根据输出分类――米利型时序电路、穆尔型时序电路
3、时序电路逻辑功能的表示方法
逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图
6.2 时序逻辑电路的分析方法
1.时序电路的分析步骤：
2.具体实例讲解――同步分析
例1:
例2：P217
例3：P219
3.具体实例讲解――异步分析
P221，课本例6.2.3
具体方法总结
6.3 同步时序逻辑电路的设计方法
1.设计步骤
2.具体例题讲解
例1：设计一个按自然态序变化的7进制同步加法计数器，计数规则为“逢七进一”，产生一个进位输出。
例2：设计一个带进位输出端的十三进制计数器。
课本例题：例1：试设计一序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
图6.3.2 原始状态图
