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EDA实验二时序逻辑电路设计一、实验目的1、熟悉EDA软件QuartusII的基本设计流程，包括设计输入、编译、综合、仿真；2、熟悉用EDA软件及FPGA器件实现数字电路设计的方法，包括引脚锁定，结构综合；3、熟悉用EDA实验箱对所设计的数字电路进行硬件验证的方法，包括验证方案。
二、实验平台1、硬件2、软件三、实验内容及结果记录1、HDL程序——十进制计数器1）程序代码module key_cnt(key,cnt); //定义模块名input key; //1端输入output reg [3:0] cnt; //4端输出always@(posedge key)beginif(cnt<4'd9) //如果输出值没有大于9cnt<= cnt + 1'b1; //输出值加1elsecnt<= 4'd0; //否则输出端归0endendmodule2）实验结果记录表2.1输入输出A0 Q3 Q2 Q1 Q02、HDL程序——0-9的计数器1）程序代码module number(in,reset,data_out, dig); //模块定义input in,reset; //输入输出定义output [7:0] data_out;output [7:0] dig = 8'b11111110;reg [7:0] data_out;reg [3:0]count ;always @ (posedge in or negedge reset)beginif (!reset) //异步清零begindata_out <= 8'b1111111;count <= 0;endelsebegin count <=count + 1; //计数case (count) //七段译码器4'b0000: data_out = 8'b11000000; // 显示0 4'b0001: data_out = 8'b11111001; // 显示1 4'b0010: data_out = 8'b10100100; // 显示2 4'b0011: data_out = 8'b10110000; // 显示3 4'b0100: data_out = 8'b10011001; // 显示4 4'b0101: data_out = 8'b10010010; // 显示5 4'b0110: data_out = 8'b10000011; // 显示6 4'b0111: data_out = 8'b11111000; // 显示7 4'b1000: data_out = 8'b10000000; // 显示8 4'b1001: data_out = 8'b10011000; // 显示9 default:data_out <= 8'b11000000;endcaseendendendmodule2）实验结果记录表2.2输入输出A1 A0 数码管显示。
第六章时序逻辑电路典型例题分析第一部分：例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中，若⎺R、⎺S 的波形如图P6.1（a）和（b），试分别画出对应的Q和⎺Q端的波形。
解：基本RS触发器，当⎺R、⎺S同时为0时，输出端Q、⎺Q均为1，当⎺R=0、⎺S=1时，输出端Q为0、⎺Q为1，当⎺R=⎺S=1时，输出保持原态不变，当⎺R=1、⎺S=0时，输出端Q为1、⎺Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。
需要注意的是，图（a）中，当⎺R、⎺S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。
例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和⎺Q端的波形。
解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（⎺R=1）、S=1（⎺S=0），输出端Q为1、⎺Q为0；R=1（⎺R=0）、S=0（⎺S=1）输出端Q为0、⎺Q为1；当E=0时，输出保持原态不变。
输出端波形见答图P6.2。
例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。
解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。
输出端波形见答图P6.3。
例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。
设触发器的初始状态均为0。
解：图中各电路为具有异步控制信号的边沿触发器。
图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端S D接信号C（R D=0），当C=1时，触发器被异步置位，输出Q n+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= A⎺Q2n +⎺BQ2n，异步控制端⎺R D接信号C（⎺S D =1），当C=0时，触发器被异步复位，输出Q n+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端⎺S D接信号C（⎺R D =1），当C=0时，触发器被异步置位，输出Q n+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= A⎺Q4n +⎺BQ4n，异步控制端R D接信号C（S D =0），当C=1时，触发器被异步复位，输出Q n+1=0。
时序逻辑和组合逻辑的详解
时序逻辑电路与组合逻辑电路是数字电路设计中的两种基本类型。
组合逻辑电路的输出仅取决于当前输入信号的状态，不依赖于过去或将来任何时刻的信号，其输出在输入变化后立即稳定。
例如，多路选择器、加法器等都属于组合逻辑电路。
而时序逻辑电路除了考虑当前输入外，还依赖于电路内部存储元件（如触发器）保持的历史状态信息，具有记忆功能。
它能够根据时钟信号控制数据的流入和流出，实现对信息的存储和延时处理。
如寄存器、计数器、移位寄存器等都是时序逻辑电路的例子。
通过时钟脉冲，这类电路能够在不同的时间点存储并更新数据，形成具有一定时间序列的操作流程。
