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计数器及数码显示综合设计..

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北华航天工业学院《EDA技术综合设计》课程设计报告报告题目: 计数器及数码显示综合设计作者所在系部: 电子工程系作者所在专业: 自动化专业作者所在班级: B11222作者姓名：指导教师姓名: 崔瑞雪完成时间：内容摘要在quatrusll 中利用VHDL语言编写数码管显示程序，然后进行功能仿真，然后进行锁定引脚，然后硬件进行下载，调试。

关键词：VHDL，数码管显示，quatrusll ，时序仿真图。

内容摘要.....................目录.......................... 课程设计任务书 ................一、实验目的................二、硬件要求..................三、方案论证..................四、模块说明..................1.计数器(COUnter60) .....2.计数器(COUnter16) .....3.计数器(COUnter12) .....4.计数器(COUnter10) .....6.译码器(deled) .............7.分频器(div) ...............8.顶层文件...............五、图7计数显示的整体连接图六、实验步骤.................七、实验结果..................八、总结......................九、参考文献..................II III.19 111112 12 12-03课程设计任务书总体设计要求和技术要点利用VHDL 进行数字钟设计，主要完成以下功能： 一、 实验目的1、 设计一个带使能输入、进位输出及同步清 0的增1十进制计数器。

2、 设计一个带使能输入及同步清 0的增1十二进制计数器。

3、 设计一个带使能输入及同步清 0的六十进制同步加法计数器。

4、 设计一个四位二进制可逆计数器。

5、 设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使 显示上述计数器的计数结果。

工作内容及时间进度安排课程设计成果课题名称 计数器及数码显示综合设计完成时间2013-12指导教师隹瑞雪 职称 副教授 学生姓名B112227位数码管动态刷新实验目的二、硬件要求1. 主芯片 EPF10K10LC84-42. 7个八段扫描共阴极数码显示管。

3.三个按键开关（使能端，清零端，可逆端）三、方案论证本次设计中将任务分成几个部来完成分别是：分频部分、十进制计数器、十二进 制计数器、十六进制可逆计数器、六十进制计数器、译码部分、时间扫描模块和顶层 文件。

分频部分：在这个部分里，接受20mhz 的频率，然后分出1hz 的计数频率和lOOhz 的扫描频率。

十进制计数器、十二进制计数器、六十进制计数器：在这个部分中要实现带使能 输入、同步清0的增1十进制、十二进制、六十进制的计数器计数功能。

使能端 en 高电平有效计数器开始计数，高电平停止计数，清零端 CLR 高电平清零低电平正常计数。

十六进制可逆计数器：在这个部分中要实现带使能输入、同步清0的增1十六进制的可逆计数器计数功能。

计数部分分为计数的个位和十位，使能端en 高电平有效计 数器开始计数，低电平停止计数，清零端 rst 高电平清零低电平计数，可逆计数器的 控制端plus_sub 低电平实现加法计数器的功能，高电平实现减法计数器的功能。

分时扫描及译码部分：在这个部分需设计一个共阴 7段数码管控制接口，在时钟信号的控制下，分时选择数码管显示相应计数器的计数脉冲，使7位数码管动态刷新显示4个计数器的计数结果，并将送来的计数器的计算值转换为相应的段码在数码管 上显示计数脉冲的个数。

1. 2. 3. 4. 5.熟悉QUARATE n 工具软件 熟悉VHDL 语言设计 学习EDA 课程的综合设计 学习计数器的VHDL 语言设计了解器件编程和下载及硬件接口连接.顶层文件：在这一部分确定上述几个部分中相应输入输出端口的连接关系。

四、模块说明计数器及数码显示的设计共化分为3个模块：计数器，扫描电路(seltime ),译码电路(deled )。

下面具体分析各个模块的原理、内容和功能。

1.计数器(counter60)能够实现60进制循环计数，带有清零端clr ，受时钟上升沿信号控制，其文本语言(文件名：count60er.vhd )为底层文本，图1为计数器的仿真波形图。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter60 isp ort(e n,clr,clk:in std_logic;ql,qh:buffer std_logic_vector(3 dow nto 0));end coun ter60;architecture behave of coun ter60 is beginpro cess(e n, clr,clk)beginif(en='1')the n if(clk'eve nt and clk='1')then if(clr='1')the nql<=(others=>'0'); qh<=(others=>'0'); elsif(ql=9)the n if(qh=5)the n qh<="0000"; ql<="0000";elseqh<=qh+1; ql<="0000"; end if;else ql<=ql+1;end if;end if;end if;end pro cess; end behave;图1. 六十进制秒计数器的仿真波形2.计数器(counter16)能够实现16进制可逆循环计数，带有清零端clr ，受时钟上升沿信号控制，其文本语言(文件名：count16er.vhd )为底层文本，图2为计数器的仿真波形图。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter16 isp ort(e n,clr,clk:i n std_logic;plu s_sub:i n std_logic;ql,qh:buffer std_logic_vector(3 dow nto 0)); end coun ter16;architecture behave of coun ter16 isbeginpro cess(e n, clr,clk ,pl us_sub)beginif(en='1')the nif(clk'eve nt and clk='1')the nif(clr='1')the nql<=(others=>'0');qh<=(others=>'0');elsif( plu s_sub='1')the nif(qh=1 and ql=5)the nql<="0000";qh<="0000";elsif(ql=9)the n qh<="0001"; ql<="0000"; else ql<=ql+1; end if; elsif( plus_sub='O')the n if(qh=O and ql=O)thenql<="0101"; qh<="0001"; elsif(ql=O)the n ql<="1001"; qh<="0000";elseql<=ql-1; end if;end if;end if;end if;end pro cess;endbehave|2.3.计数器(counter12)能够实现12进制循环计数，带有清零端clr ，受时钟上升沿信号控制，其文本语言 (文件名：count12er.vhd )为底层文本，图3为计数器的仿真波形图。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter12 isp ort(e n,clr,clk:in std_logic;ql,qh:buffer std_logic_vector(3 dow nto 0));end coun ter12;architecture behave of coun ter12 isbeginp rocess(e n, clr,clk)beginif(en='1')the nif(clk'eve nt and clk='1')the nif(clr='1')the nql<=(others=>'0'); qhv=(others二>'0');elsif(qh=1 and ql=1)the n ql<="0000"; qh<="0000"; elsif(ql=9)the n qh<="0001"; ql<="0000";elseql<=ql+1;end if;end if;end if;end p rocess;00003. 十二进制分计数器的仿真波形4.计数器(counter10)能够实现10进制循环计数，带有清零端clr ，受时钟上升沿信号控制，其文本语言 (文件名：count10er.vhd )为底层文本，图4为计数器的仿真波形图。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter10 isp ort(e n,clr,clk:in std_logic;q:buffer std_logic_vector(3 dow nto 0));end coun ter10;architecture behave of coun ter10 isbeginp rocess(clr,clk,e n)beginif(e n='1') the nif(clk'eve nt and clk='1')the nif(clr='1')the nqv=(others二>'0'); elsif(q=9)the nq<="0000";elseq<=q+1;end if;end if;end if;end p rocess;end behave;5.扫面器(seltime)此模块能够实现分别对前边的数值进行扫描，有清零段，复位段，以及上升沿有效, 其文本语言(文件名：seltime.vhd )为底层文本，图5为计数器的仿真波形图。

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单片机课程设计+00-99计数器

单片机课程设计+00-99计数器

00－99计数器1．实验任务利用AT89S51单片机来制作一个手动计数器，在AT89S51单片机的P3.7管脚接一个轻触开关，作为手动计数的按钮，用单片机的P2.0－P2.7接一个共阴数码管，作为00－99计数的个位数显示，用单片机的P0.0－P0.7接一个共阴数码管，作为00－99计数的十位数显示；硬件电路图如图19所示。

2．电路原理图图4.10.13．系统板上硬件连线（1．把“单片机系统”区域中的P0.0/AD0－P0.7/AD7端口用8芯排线连接到“四路静态数码显示模块”区域中的任一个a－h端口上；要求：P0.0/AD0对应着a，P0.1/AD1对应着b，……，P0.7/AD7对应着h。

（2．把“单片机系统”区域中的P2.0/A8－P2.7/A15端口用8芯排线连接到“四路静态数码显示模块”区域中的任一个数码管的a－h端口上；（3．把“单片机系统”区域中的P3.7/RD端口用导线连接到“独立式键盘”区域中的SP1端口上；4．程序设计内容（1．单片机对按键的识别的过程处理（2．单片机对正确识别的按键进行计数，计数满时，又从零开始计数；（3．单片机对计的数值要进行数码显示，计得的数是十进数，含有十位和个位，我们要把十位和个位拆开分别送出这样的十位和个位数值到对应的数码管上显示。

如何拆开十位和个位我们可以把所计得的数值对10求余，即可得个位数字，对10整除，即可得到十位数字了。

（4．通过查表方式，分别显示出个位和十位数字。

5．程序框图图4.10.26．汇编源程序Count EQU 30HSP1 BIT P3.7ORG 0START: MOV Count,#00HNEXT: MOV A,CountMOV B,#10DIV ABMOV DPTR,#TABLEMOVC A,@A+DPTRMOV P0,AMOV A,BMOVC A,@A+DPTRMOV P2,AWT: JNB SP1,WT ||可能有问题WAIT: JB SP1,WAITLCALL DELY10MSJB SP1,WAITINC CountMOV A,CountCJNE A,#100,NEXTLJMP STARTDELY10MS: MOV R6,#20D1: MOV R7,#248DJNZ R7,$DJNZ R6,D1RETTABLE: DB 3FH,06H,5BH,4FH,66H,6DH,7DH,07H,7FH,6FH END7． C语言源程序#include <AT89X51.H>unsigned char code table[]={0x3f,0x06,0x5b,0x4f,0x66, 0x6d,0x7d,0x07,0x7f,0x6f};unsigned char Count;void delay10ms(void){unsigned char i,j;for(i=20;i>0;i--)for(j=248;j>0;j--);}void main(void){Count=0;P0=table[Count/10];P2=table[Count%10];while(1){if(P3_7==0){delay10ms();if(P3_7==0){Count++;if(Count==100){Count=0;}P0=table[Count/10]; P2=table[Count%10]; while(P3_7==0);}}}}。

八位数码管扫描显示电路的设计

八位数码管扫描显示电路的设计

《EDA技术及应用》课程设计报告题目：八位数码管扫描显示电路的设计院（系）：机电与自动化学院专业班级：电气自动化技术学生姓名：学号：指导教师：20 年6月10日至20 年6月23日华中科技大学武昌分校4、课程设计使用设备（1）EDA及SOPC综合实验平台；（2）导线若干；（3）PC机；（4）Quartus II开发工具软件。

目录摘要................................................................1.课程设计题目及要求 (1)1.1设计题目 (1)1.2L E D显示器的动态扫描驱动电路 (1)1.3设计方案论证 (1)2.L E D显示器动态扫描驱动电路各单元电路设计 (3)2.1计数器与译码器的设计 (3)2.2一位共阳极L E D动态驱动电路设计 (4)2.3七段数码管的设计 (5)3.L E D显示器动态扫描系统设计 (7)3.1整体电路图及工作原理 (7)3.2V H D L程序设计 (7)3.3电路参数计算 (10)4.Q u a r t u s运行调试 (12)4.1时序仿真 (12)4.2硬件逻辑验证 (13)4.3调试结果分析 (13)4.4调试中出现的问题及解决方法 (14)5.设计总结 (15)6.参考文献 (16)摘要本文通过一个3-8译码器电路，将输入的4位2进制数转换为与LED显示对应的8位段码，位码就是LED的显示使能端，对于共阳级的LED而言，高电平使能。

要使8个数码管动态扫描显示，就是把所有数码管的相同段并联在一起，通过选通信号分时控制各个数码管的公共端，循环点亮多个数码管，并利用人眼的视觉暂留现象，只要扫描的频率大于50Hz，将看不到闪烁现象。

使用Quartus II6.0软件设计一个VHDL程序并对设计方案进行仿真，再硬件调试经检测输出正确的设计要求结果。

关键词：动态扫描Quartus II6.0 VHDLAbstractIn this paper, through a 3-8 decoder circuit, the input of four hexadecimal number into 2 and eight LED display the corresponding section of code, a codeis the LED display can make side, for the LED with Yang level, high level canmake. To makeeight digital tube dynamic scans showed that is all the samesegment digital tube connected in parallel, through the gating signal time-sharing control public side, the digital tube loop light multiple digital tube, and use the eye of the phenomenon of persistence of vision, as long as the scanning frequency is more than 50 hz, will see the flicker phenomenon. Using Quartus II6.0 a VHDL program design and the software design simulation, and hardware debugging through testing output correct design requirementsKey words: dynamic scanning Quartus II6.0 VHDL1. 课程设计题目及要求1.1设计题目八位数码管扫描显示电路的设计设计主要内容：本课题要求掌握使用Quartus II设计数字系统的设计思路和设计方法。

课程设计 数字频率计数器

课程设计 数字频率计数器

1.课程设计的目的（1）掌握中、小规模集成电路设计与制作的方法。

（2）进一步培养学生对数字电路的综合应用能力和设计能力。

（3）熟悉并掌握WEB软件。

2.课程设计的指标（1）被测信号的频率为：1Hz~100KHz（分两频段1Hz~999Hz，1~100KH）（2）用3位数码管显示测量数据（3）测量误差小于10%3.课程设计的原理3.1原理框图数字频率计原理框图3.2原理和模块的工作原理晶振产生较高的标准频率，经分频器后可获得各种时基脉冲。

被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如被测信号为方波，则放大整形可以不要，将被测信号直接加到主控门的输入端。

时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率f=N/T，改变时基信号的周期T，即可得到不同的测频范围。

（1）.时基电路石英晶振即所谓石英晶体谐振器和石英晶体时钟振荡器的统称。

获得较高精度的时钟需求，采用了石英晶振电路。

（2）.整形放大电路被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如被测信号为方波，则放大整形可以不要，将被测信号直接加到主控门的输入端。

（3）.10进制分频器分频器具有延时作用，在多谐振荡器电路中接入石英晶体，组成石英晶体多谐振荡器。

因为石英晶体多振荡器比555定时器接成的触发器更为精确。

时间很短，所通过的脉冲波的个数很少，误差就相当大。

所以我们所要考虑的是如何沿长时间，缩小频率。

因而考虑到了分频计。

分频计的作用就是将石英晶体产生的脉冲波的时间延长，这样通过的脉冲波的个数就大大增多了。

（4）.控制电路双D触发器控制电路，V1/1的任务是输出闸门控制信号，以控制主控制门V2/2的开启与关闭。

当给与非门V2/1输入一个时基信号的下降沿时，门V2/1就输出一个上升沿，则V1/1的Q1端就由低电平变为高电平，将主控制门V2/2开启。

允许被测信号通过该主控制门并送至计数器输入端进行计数。

相隔一秒后，又给与非门V2/1输入一个时基信号的下降沿，与非门V2/1输出端又产生了一个上升沿，使V1/1的Q1端变为低电平，将主控制门关闭，使计数器停止计数，同时Q1非端产生一个上升沿，使V1/2翻转成Q2=1，Q2非=0，由于Q2非=0，它立即封锁与非门V2/1不再让时基信号进入V1/1，保证在显示读数的时间内Q1端始终保持低电平，使计数器停止计数。

自动循环计数器(真正能实现自动)

自动循环计数器(真正能实现自动)

数字电子技术课程设计报告题目:自动循环计数器学年：2013~2014 学期: 1专业: 生物医学工程班级: 110314 姓名: 赵亮学号: 20111398指导教师: 李磊日期: 2014年1月4日—2014年1月10日长春工业大学电气与电子工程学院目录第一章设计任务与要求 (3)1.1 设计任务 (3)1.2设计要求 (3)第二章设计思想 (3)第三章单元电路的设计、参数计算、器件选择及介绍 (4)3.1 单次脉冲产生部分 (4)3.2 译码驱动、显示电路部分 (5)3.3 控制部分及循环加减计数部分 (8)第四章系统逻辑框图 (10)第五章系统电路总图及原理 (11)5.1、电路总图 (11)5.2、工作原理 (11)第六章硬件电路安装、调试测试结果，出现的问题、原因及解决方法 (12)第七章总结设计电路的特点和方案的优缺点 (12)第八章收获、体会 (13)附录A 原理总图 (14)附录B 元件清单 (14)设计题目：自动循环计数器第一章设计任务与要求1.1 设计任务1. 用集成计数器实行3～9自动循环计数。

2. 电路能实现3～9加法和3～9减法循环计数。

3. 输出用数码显示。

1.2设计要求1. 确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。

2. 选择元器件型号。

3. 画出总逻辑图和装配图，并在实验板上组装电路。

4. 进行电路调试，使其达到设计要求。

5. 写出总结报告。

第二章设计思想根据题目要求，系统可以划分为以下几个部分，基本思想如下：1、电源部分，由它向整个系统提供+5V电源。

2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。

3、译码显示电路部分：计数器输出结果的数字显示。

4、加/减控制电路部分：实现加减循环计数功能由控制部分完成。

5、可逆计数器部分：完成3~9的可逆加减循环计数。

系统设计方框图如图1所示。

图1 3~9加/减可逆自动循环计数器系统设计方框图第三章单元电路的设计、参数计算、器件选择及介绍3.1 单次脉冲产生部分3.1.1、方案论证产生单脉冲的方法有很多，如用集成555定时器、TTL集成单稳态触发器74LS121。