成绩批阅教师日期桂林电子科技大学实训报告2016-2017学年第1学期学院海洋信息工程学院课程 EDA综合实训姓名钟朝林学号 1416030218 指导老师覃琴日期 2016/12/29实训题目：数字日历电路的设计1 概述1.1 设计要求1.1.1 设计任务设计并制作一台数字日历。
1.1.2 性能指标要求①用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。
②数字日历能够显示年、月、日、时、分和秒。
③用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。
④数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。
1.2 总体设计基本原理及框图1.2.1 基本原理日历主要由年月日模块、时分秒模块、控制模块、显示模块、校时模块组成。
采用3个公用按钮j1、j2、和j3完成时分秒或年月日的校时，用8只七段数码管分时完成时分秒或年月日的显示。
设计电路的计时器模块（jsq24）用于完成一天的24小时计时；年月日模块接收计时器模块送来的“天”脉冲进行计数，得到日月年的显示结果，控制模块产生控制信号k，控制数码显示器显示年月日，还是时分秒，或者自动轮流显示；校时选择模块在k信号的控制下，选择将j1、j2和j3这3个校时按钮产生的信号是送到计时器模块的校秒、校分和校时输入端，还是送到年月日模块的校天、校月、校年输入端；显示选择模块在k信号的控制下，选择是将计时器模块的时、分、秒状态信号，还是将年月日模块的年、月、日状态信号送到数码管显示器显示。
1.2.2 总体框图2 系统软件设计分析2.1年月日模块module r(clrn,clk,jn,jy,jr,qn,qy,qr); //年月日模块input clrn,clk,jn,jy,jr;output reg[15:0] qn;reg [15:0] qn1;output reg[7:0] qy,qr;reg clkn,clky;reg[7:0] date;reg clkn1,clkn2,clkn3;initial begin clkn1=1;clkn2=1;clkn3=1;endinitial begin qn='h2011;qn1=2011;qy=1;qr=1;endalways @(posedge (clk^jr) or negedge clrn)// 日计时模块beginif(~clrn)qr=1;else beginif(qr==date)begin qr=1; clky=1;endelse begin qr=qr+1;clky=0;endif(qr[3:0]=='ha)beginqr[3:0]=0;qr[7:4]=qr[7:4]+1;endendendalways @(posedge (clky^jy) or negedge clrn)//月计时模块beginif(~clrn) qy=1;else beginif(qy=='h12) begin qy=1;clkn=1;endelse begin qy=qy+1;clkn=0;endif(qy[3:0]=='ha)beginqy[3:0]=0;qy[7:4]=qy[7:4]+1;endendendalwayscase(qy)'h01:date='h31;'h02:beginif((qn1%4==0)&(qn1%100 != 0)|(qn1%400==0))date='h29;else date='h28;end'h03:date='h31;'h04:date='h30;'h05:date='h31;'h06:date='h30;'h07:date='h31;'h08:date='h31;'h09:date='h30;'h10:date='h31;'h11:date='h30;'h12:date='h31;default: date='h30;endcaseendalways @( posedge (clkn^jn) or negedge clrn) //年计时模块 beginif(~clrn)begin qn[3:0]=1;qn1=2011;endelse begin if(qn[3:0]==9)qn[3:0]=0;else begin qn[3:0]=qn[3:0]+1;qn1=qn1+1;endif(qn[3:0]==9)clkn1=0;else clkn1=1;endendalways @(posedge clkn1 or negedge clrn)beginif(~clrn)qn[7:4]=1;else begin if(qn[7:4]==9) qn[7:4]=0;else qn[7:4]=qn[7:4]+1;if(qn[7:4]==9) clkn2=0;else clkn2=1;endendalways @(posedge clkn2 or negedge clrn)beginif(~clrn)qn[11:8]=0;else begin if(qn[11:8]==9) qn[11:8]=0;else qn[11:8]=qn[7:4]+1;if(qn[11:8]==9) clkn3=0;else clkn3=1;endendalways @(posedge clkn3 or negedge clrn)if(~clrn)qn[15:12]=2;else if(qn[15:12]==9) qn[15:12]=0;else qn[15:12]=qn[15:12]+1;endendmodule2.2时分秒模块module cnt60(clk,clrn,j,q,cout);//分和秒计时input clk,clrn,j;output reg[7:0] q;output reg cout;always @(posedge clk^j or negedge clrn )beginif (~clrn) q=0;else beginif (q=='h59) begin q=0;cout=1;endelse begin q=q+1;cout=0;endif (q[3:0]=='ha) beginq[3:0]=0;q[7:4]=q[7:4]+1;endendendendmodulemodule cnt24(clk,clrn,j,q,cout);//小时计时input clk,clrn,j;output reg[7:0] q;output reg cout;always @(posedge clk^j or negedge clrn )beginif (~clrn) q=0;else beginif (q=='h23) begin q=0;cout=1;endelse begin q=q+1;cout=0;endif (q[3:0]=='ha) beginq[3:0]=0;q[7:4]=q[7:4]+1;endendendendmodule2.3控制模块module contr(clk,k1,k2,k);input clk,k1,k2;output reg k;reg [3:0] qc;reg rc;always @(posedge clk)begin qc=qc+1;if (qc<8) rc=0;else rc=1;case ({k1,k2})0:k=rc; //八秒显示年月日八秒显示时分秒的自由转换 1:k=0;//显示并且校准时分秒2:k=1; //显示并且校准年月日3:k=rc;endcaseendendmodule2.4显示模块module mux_16(k,qm,qf,qs,qr,qy,qn,q);input k;input [7:0]qm,qf,qs,qr,qy;input [15:0] qn;output reg [31:0]q;alwaysbeginif (k==0) beginq[31:24]=0;q[23:0]={qs,qf,qm};endelse q={qn,qy,qr};endendmodule2.5校时模块module mux_4(k,jm,jf,js,jr,jy,jn,j1,j2,j3); input k,j1,j2,j3;output reg jm,jf,js,jr,jy,jn;alwaysbeginif (k==0) {jm,jf,js}={j1,j2,j3};else {jr,jy,jn}={j1,j2,j3};endendmodule2.6闹钟模块module naozhong(qs,qf,led,zt);input zt;input[7:0] qs,qf;output led;reg led;alwaysbeginif (qs=='h06&&qf=='h01) //6:01闹钟开始闪烁led=1;elseled=0;if(zt==1) led=0; // 在任意时刻都可以关掉闹钟endendmodule2.7分频器模块module FENP(clk,newclk);input clk;output reg newclk;reg[24:0] cnter;always @(posedge clk)beginif(cnter<20000000) cnter=cnter+1;else cnter=0;if (cnter<10000000) newclk=1;elsenewclk=0;endendmodule3 系统测试(调试)3.1 测试仪器与设备计算机，EDA实训仪。
