微机原理课件8086时序(微机原理)
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80868088 CPU的工作时序
微机原理第2章8086/8088系统结构8086/8088 的工作时序1. 时钟周期、总线周期、指令周期微机原理时钟周期：是CPU的基本时间单位，记为T，其值为计算机主频的倒数。
微机原理时钟周期：是CPU 的基本时间单位，记为T ，其值为计算机主频的倒数。
总线周期：CPU 通过总线对存储器或I/O 进行1次访问所需要的时间。
它至少包含4个T ，记为T 1,T 2,T 3,T 4.1. 时钟周期、总线周期、指令周期1. 时钟周期、总线周期、指令周期微机原理的时间，它包含一个或多个总线周期。
常采用MIPS（Million Instructions Per Second）作单位。
微机原理(1) 8086读总线周期T 1T 2T3T 4一个总线周期CLK A 19~A 16S 6~S 3A 19/S 6 ~ A 16/S 3DATA INAD 15 ~ AD 0ALE 低=I/O ，高=MM/IORD DT/R DENA 15~A 02. 读/写工作时序微机原理(2) 8086写总线周期T 1T 2T 3T 4一个总线周期CLK A 19 ~ A 16S 6 ~ S 3A 19/S 6 ~ A 16/S 3DATA OUTAD 15 ~ AD 0ALE 高=I/O ，低=MM/IOWRDT/R DENA 15~A 0微机原理(3)8086具有等待状态的读总线周期T 1T 2T 3T W 一个总线周期CLK A 19~A 16A 19/S 6 ~ A 16/S 3DATA INAD 15 ~ AD 0ALE 低=I/O ，高=MM/IORD DT/RDEN A 15~A 0T 4READYWAITREADYS 6~S 3微机原理(4) 8088读总线周期T 1T 2T 3T 4一个总线周期CLK A 19~A 16S 6~S 3A 19/S 6 ~ A 16/S 3DATA INAD 7 ~ AD 0ALE 高=I/O ，低=MIO/MRD DT/R DENA 7~A 0A 15 ~ A 8A 15~A 8微机原理例1:在8088 CPU 中对存储器进行读操作时,CPU 引脚的IO/M 、RD 、WR 、DT/R 的输出电平分别是什么？例2:在若在1个总线周期中，插入了3个T W ，请问在该总线周期中对READY 信号进行了几次采样？低电平低电平高电平低电平4微机原理下次课见。
8086总线时序
微机原理与接口技术
8086总线时序
1.1 总线周期的概念
微处理器在运行过程中是在时钟脉冲的控制下执行每一个操作的。每个时钟脉冲的持续时间称为一 个时钟周期，其频率称为主频（时钟频率）。时钟周期是CPU的基本时间单位。时钟周期越短，CPU执行 的速度就越快。例如，8086 CPU的主频为5 MHz，则其时钟周期为200 ns（纳秒）。
时钟周期与时钟频率互为倒数，即时钟周期（s）＝1/时钟频率（Hz）。 此外，1 MHz＝103 kHz＝106 Hz，故5 MHz＝5×106 Hz；1 s＝103 ms＝106 µs ＝109 ns。因此，若主频为5 MHz，则时钟周期＝1/(5×106 Hz)＝0.2×10-6 s＝ 0.2 µs＝200 ns。
8086最小模式下的总线读时序
8086总线时序
在T1状态，输出高电平。在T2状 态变为低电平，利用地址锁存器的下 降沿将20位地址信息和 BHE 信号锁存。
在T2～T4状态输出低电平，表示 从存储器或I/O端口读出数据。
整个周期内输出低电平，表示是 总线读周期，CPU是接收数据。
在T2～T3状态输出低电平，表示 允许数据传送。
复位时CPU内部各寄存器的初始状态
8086总线时序
在复位状态时，状态标志寄存器被清0，所以系统对来自INTR的请求是屏蔽的。因此，系统初始化时应使 用STI指令执行中断。CPU内部是用时钟脉冲来同步外部的RESET信号的，所以内部的RESET信号是在外部 RESET信号有效后的时钟的上升沿有效的。RESET信号变为高电平后的一个时钟周期，三态门就被置成高阻状 态，并且一直维持高阻状态，直到CPU脱离复位状态。在进入高阻状态的前半个时钟周期，三态门不起作用， 直到CLK遇到一个上升沿进入高阻状态。
8086总线时序
1.1 总线周期的概念
微处理器在运行过程中是在时钟脉冲的控制下执行每一个操作的。每个时钟脉冲的持续时间称为一 个时钟周期，其频率称为主频（时钟频率）。时钟周期是CPU的基本时间单位。时钟周期越短，CPU执行 的速度就越快。例如，8086 CPU的主频为5 MHz，则其时钟周期为200 ns（纳秒）。
时钟周期与时钟频率互为倒数，即时钟周期（s）＝1/时钟频率（Hz）。 此外，1 MHz＝103 kHz＝106 Hz，故5 MHz＝5×106 Hz；1 s＝103 ms＝106 µs ＝109 ns。因此，若主频为5 MHz，则时钟周期＝1/(5×106 Hz)＝0.2×10-6 s＝ 0.2 µs＝200 ns。
8086最小模式下的总线读时序
8086总线时序
在T1状态，输出高电平。在T2状 态变为低电平，利用地址锁存器的下 降沿将20位地址信息和 BHE 信号锁存。
在T2～T4状态输出低电平，表示 从存储器或I/O端口读出数据。
整个周期内输出低电平，表示是 总线读周期，CPU是接收数据。
在T2～T3状态输出低电平，表示 允许数据传送。
复位时CPU内部各寄存器的初始状态
8086总线时序
在复位状态时，状态标志寄存器被清0，所以系统对来自INTR的请求是屏蔽的。因此，系统初始化时应使 用STI指令执行中断。CPU内部是用时钟脉冲来同步外部的RESET信号的，所以内部的RESET信号是在外部 RESET信号有效后的时钟的上升沿有效的。RESET信号变为高电平后的一个时钟周期，三态门就被置成高阻状 态，并且一直维持高阻状态，直到CPU脱离复位状态。在进入高阻状态的前半个时钟周期，三态门不起作用， 直到CLK遇到一个上升沿进入高阻状态。
微机原理(杭州电子科技大学【4】8086系统结构[2-3]
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15:28
22
二、系统的复位与启动
【8086CPU时序】
① 复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启
动，RESET至少维持4个时钟周期的高电平。
② 复位操作：当RESET信号变成高电平时，8086／8088CPU结束现行
操作，各个内部寄存器复位成初值。
标志寄存器
清零
指令寄存器 CS寄存器 DS寄存器 SS寄存器 ES寄存器
的比例倍频后得到CPU的主频，即： CPU主频 = 外频 × 倍频系数
⑥ PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按 照一定的比例分频得到。
15:28
5
内频 550MHz Pentium III
倍频系数5.5
L1 Cache
L2 550MHz Cache
处理机总线 100MHz
微机原理与接口技术
第四讲
15:28
第二章 8086系统结构
内容提要
z微型计算机的发展概况 z8086CPU内部结构 z8086CPU引脚及功能 z8086CPU存储器组织 z8086CPU系统配置 z8086CPU时序
15:28
2
※有关概念介绍
z 主频，外频，倍频系数 z T状态 z 总线周期 z 指令周期 z 时序 z 时序图
总线操作
读存储器操作 (取操作数)
写存储器操作 (将结果存放到内存)
读 I/O 端口操作 (取 I/O 端口中的数)
写 I/O 端口操作 (往 I/O 端口写数)
中断响应操作
总线周期
存储器读周期 存储器写周期 I/O 端口读周期 I/O 端口写周期 中断响应周期
15:28
微机原理第5章80868088CPU总线操作与时序
读周期
CPU从内存或I/O设备读取数据的过程，包括地 址发送、数据读取和数据返回三个阶段。
写周期
CPU向内存或I/O设备写入数据的过程，包括地址发送、数据写入和数据返回三 个阶段。
03
数据传输过程
读周期
总结词
在读周期中，CPU从内存中读取数据。
详细描述
读周期是CPU从内存中读取数据的过程。在读周期开始时，CPU通过地址总线发送要读取的内存地址，然后通过 数据总线从内存中读取数据。这个过程需要多个时钟周期，具体取决于数据的存储位置和CPU的速度。
然而，随着总线技术的不断发展，也 面临着一些技术挑战。例如，如何提 高总线的传输效率、降低能耗以及优 化系统性能等。为了解决这些问题， 需要不断进行技术创新和改进。
展望
未来，CPU总线技术将继续发挥其在 微机原理中的重要作用。随着技术的 不断进步和应用需求的增加，总线技 术将更加成熟和多样化。同时，随着 人工智能、大数据等新兴技术的发展 ，总线技术也将与这些领域进行更深 入的融合，为解决实际问题提供更多 可能性。
8086/8088 CPU的总线结构
地址总线
用于传输地址信息，确定要访问的内存单元或I/O 端口。
数据总线
用于传输数据信息，实现数据在CPU和内存或I/O 设备之间的传输。
控制总线
用于传输控制信号，控制CPU和内存或I/O设备之 间的操作。
总线操作时序
时钟信号
用于同步总线上的操作，确保数据传输的正确 性。
中断源
指引发中断的事件或异常情况，如输入/输出设备、定时器、故障等。
中断向量
指中断处理程序的入口地址。
中断响应过程
保存程序计数器
当发生中断时，CPU会自动将当前的程序计数器（PC）值保存到堆栈 中，以便在中断处理完毕后能够正确返回到原程序。
微机原理 第5章 处理器总线时序和系统总线
存器、IP、DS、SS、ES寄存器及指令队列进行
清零操作，而将CS设置为0FFFFH。
⑨ CLK 时钟信号（输入） 8086的标准时钟频率为8MHZ。
第5章 功能相同的32个引脚的含义（续）
⑩ VCC 电源引脚，8086CPU采用单一的+5V电源
11
GND 接地引脚，有两个。 MN/MX 最小/最大组态控制（输入）
两种组态下，名称和功能相同的32个引脚的含义 同一引脚在不同时刻传送不同的信息，称为 分时复用引脚 ① AD15~AD0（Address Data Bus） 地址/数据复用引脚 （输入/输出，三态） 在DMA方式，此线浮空。
第5章
功能相同的32个引脚的含义（续）
地址/状态复用引脚
② A19/S6~A16/S3（Address/Status） （输出，三态）
数据
8288主要控制总线的含义（续）
MRDC（Memoy Read Command）:存储器读命令 MWTC（Memoy Write Command）:存储器写命令 IORC（I/O Read Command）:I/O读命令 IOWC（I/O Write Command）:I/O写命令 这4个信号全是低电平有效的输出信号。
也就是一个总线操作即将结束，另一个总线周期还未
开始时，称为无源状态，很显然，这时 S2 S1 S0中任一 信号的改变，都意味着一个新的总线周期的开始。
第5章
8288主要控制总线的含义
ALE（Address Latch Enable） 地址锁存允许信号 （输出）
高电平有效。这是8288总线控制器提供给地址 锁存器8282/8283的控制信号，把当前地址/数
注意：在I/O操作时，这些地址不用，全为低电平。
清零操作，而将CS设置为0FFFFH。
⑨ CLK 时钟信号（输入） 8086的标准时钟频率为8MHZ。
第5章 功能相同的32个引脚的含义（续）
⑩ VCC 电源引脚，8086CPU采用单一的+5V电源
11
GND 接地引脚，有两个。 MN/MX 最小/最大组态控制（输入）
两种组态下，名称和功能相同的32个引脚的含义 同一引脚在不同时刻传送不同的信息，称为 分时复用引脚 ① AD15~AD0（Address Data Bus） 地址/数据复用引脚 （输入/输出，三态） 在DMA方式，此线浮空。
第5章
功能相同的32个引脚的含义（续）
地址/状态复用引脚
② A19/S6~A16/S3（Address/Status） （输出，三态）
数据
8288主要控制总线的含义（续）
MRDC（Memoy Read Command）:存储器读命令 MWTC（Memoy Write Command）:存储器写命令 IORC（I/O Read Command）:I/O读命令 IOWC（I/O Write Command）:I/O写命令 这4个信号全是低电平有效的输出信号。
也就是一个总线操作即将结束，另一个总线周期还未
开始时，称为无源状态，很显然，这时 S2 S1 S0中任一 信号的改变，都意味着一个新的总线周期的开始。
第5章
8288主要控制总线的含义
ALE（Address Latch Enable） 地址锁存允许信号 （输出）
高电平有效。这是8288总线控制器提供给地址 锁存器8282/8283的控制信号，把当前地址/数
注意：在I/O操作时，这些地址不用，全为低电平。
微机原理课件第二章 8086系统结构
但指令周期不一定都大于总线周期，如MOV AX，BX
操作都在CPU内部的寄存器，只要内部总线即可完成，不 需要通过系统总线访问存储器和I/O接口。
2021/8/17
17
• 8086CPU的典型总线时序，充分体现了总 线是严格地按分时复用的原则进行工作的。 即：在一个总线周期内，首先利用总线传 送地址信息，然后再利用同一总线传送数 据信息。这样减少了CPU芯片的引脚和外 部总线的数目。
• 执行部件（EU）
• 功能：负责译码和执行指令。
2021/8/17
5
• 联系BIU和EU的纽带为流水指令队列
• 队列是一种数据结构，工作方式为先进先出。写入的指令 只能存放在队列尾，读出的指令是队列头存放的指令。
2021/8/17
6
•BIU和EU的动作协调原则 BIU和EU按以下流水线技术原则协调工作，共同完成所 要求的任务： ①每当8086的指令队列中有空字节，BIU就会自动把下 一条指令取到指令队列中。 ②每当EU准备执行一条指令时，它会从BIU部件的指令 队列前部取出指令的代码，然后译码、执行指令。在执 行指令的过程中，如果必须访问存储器或者I／O端口， 那么EU就会请求BIU，完成访问内存或者I／O端口的操 作； ③当指令队列已满，且EU又没有总线访问请求时，BIU 便进入空闲状态。（BIU等待，总线空操作） ④开机或重启时，指令队列被清空；或在执行转移指令、 调用指令和返回指令时，由于待执行指令的顺序发生了 变化，则指令队列中已经装入的字节被自动消除，BIU会 接着往指令队列装入转向的另一程序段中的指令代码。 （EU等待）
•CF（Carry Flag）—进位标志位，做加法时最高位出现进位或 做减法时最高位出现借位，该位置1，反之为0。
6时序逻辑电路微机原理课件
0001 0011 0110
1101 1010
经过4个移位脉冲后，串行输入的数据，并行输出。
串行 输出
Q
3
D
Q2 D
Q1 D
Q0 D
DI（1101）
Q
Q
Q
Q
CP
移位
设初态 Q3Q2Q1Q0 ＝ 0000
脉冲
Q3Q2Q1Q0 D3D2D1D0
D3 ＝ Q2 D2 ＝ Q1 D1 ＝ Q0
D0 ＝ DI
如何写状态转换表或图？
Q* Q
1
1
Q* 2
A
Q Q
1
2
A Q2 Q1 Q2* Q1* Y
00 0 0 1 0
YA Q 1Q 2A Q 1Q 2 0 0 1 1 0 0
Q2Q1
A 00 01 11 10
01 0 01 1
11 0 00 1
0 01/0 10/0 00/1 11/0
10 0 11 1
FF
FF
FF
FF 输出
输 并入－串出 入 多个输入端，一个输出端
输
出
FF
FF
FF
FF
输 并入－并出 入 多个输入端，多个输出端
1. 四位串入 - 串出的左移寄存器
D0 ＝ DI D1 ＝ Q0
D2 ＝ Q1 D3 ＝ Q2
并行输 出
串行
输出 DO
Q 3
D
清零 Q 脉冲 RD
CLR
Q2 D Q
Q1 D Q
右移寄存器：
D0 ＝ Q1
D1 ＝ Q2
D2 ＝ Q3
＝ D3
DIR
左移寄存器：
＝ D0
第2章-28086典型时序
L、W、Q命令演示
2018/7/30
6、汇编命令 A
-A↙ -A地址 ↙
《微机原理与应用》赵春华
R命令演示
A命令演示
16
补充
7、反汇编命令 U
-U ↙
当前地址CS：IP反汇编32字节指令 -U 地址 ↙
9、 文件装入命令L
10、写文件命令W
BX：文件长度的高16位
CX：文件长度的低16位
U命令演示
11、退出DEBUG回到DOS状态命 令Q
《微机原理与应用》赵春华 7
总线周期
指令周期
2018/7/30
读操作（存储器或I/O）
2018/7/30
《微机原理与应用》赵春华
IN AL, 21H
8
读操作（存储器或I/O）
T1 CLK T2 T3 T4
A19/S6~A16/S3
AD15~AD0
ALE
M/IO RD
DT/R
DEN
2018/7/30 《微机原理与应用》赵春华 9
微机原理及应用
第二章 8086/8088微处理器（2）
8086/8088的内部结构图
EU
20位AB
BIU
AH AL BH BL CH CL DH DL SP BP SI DI
ALU16位DB
地址加法器
∑
16位DB
CS DS SS ES IP
总线 控制 电路
8086总线
16位DB
暂存寄存器
EU控 制电路
CPU
DB CB AB
主 存 I/O I/O 设备
最大工作模式 ：
（1）MN/MX =0 （2）控制总线由8288总线控 制器产生。 （3）用于构成多处理机和数 学协处理器大型系统。
2018/7/30
6、汇编命令 A
-A↙ -A地址 ↙
《微机原理与应用》赵春华
R命令演示
A命令演示
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补充
7、反汇编命令 U
-U ↙
当前地址CS：IP反汇编32字节指令 -U 地址 ↙
9、 文件装入命令L
10、写文件命令W
BX：文件长度的高16位
CX：文件长度的低16位
U命令演示
11、退出DEBUG回到DOS状态命 令Q
《微机原理与应用》赵春华 7
总线周期
指令周期
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读操作（存储器或I/O）
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《微机原理与应用》赵春华
IN AL, 21H
8
读操作（存储器或I/O）
T1 CLK T2 T3 T4
A19/S6~A16/S3
AD15~AD0
ALE
M/IO RD
DT/R
DEN
2018/7/30 《微机原理与应用》赵春华 9
微机原理及应用
第二章 8086/8088微处理器（2）
8086/8088的内部结构图
EU
20位AB
BIU
AH AL BH BL CH CL DH DL SP BP SI DI
ALU16位DB
地址加法器
∑
16位DB
CS DS SS ES IP
总线 控制 电路
8086总线
16位DB
暂存寄存器
EU控 制电路
CPU
DB CB AB
主 存 I/O I/O 设备
最大工作模式 ：
（1）MN/MX =0 （2）控制总线由8288总线控 制器产生。 （3）用于构成多处理机和数 学协处理器大型系统。
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
第3章 80x86微处理器
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
12
第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
11
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
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第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
11
微机原理第二章8086微处理器
▪ 表面上看来，微处理器的外部就是数量有限的输入输出 引脚。但是，正是依靠这些引脚与其它逻辑部件相连接， 才能组成多种型号的微型计算机系统。
▪ 这些引脚就是微处理器级总线。微处理器通过微处理器 级总线沟通与外部部件和设备之间的联系。这些总线及 其信号必须完成以下功能：
▪ （1）和存储器之间交换信息； ▪ （2）和I/O设备之间交换信息； ▪ （3）为了系统工作而接收和输出必要的信号，如输入
▪ 时钟信号输入端。19 CLK（输入） ▪ 8086和8088为5MHz。 ▪ 8086/8088的CLK信号必须由8284A时钟发生器产生。 ▪ 微处理器是在统一的时钟信号CLK控制下，按节拍进行
工作的。
2021/6/12
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8086/8088微处理器——微处理器的引脚功能
▪ 工作方式控制线 33
指令执行示例
2021/6/12
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第二章：8086/8088微处理器
1. 微处理器ห้องสมุดไป่ตู้结构 2. 微处理器的内部寄存器 3. 微处理器的引脚功能 4. 微处理器的存储器组织 5. 最大模式和最小模式 6. 微处理器的时序
2021/6/12
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2021/6/12
▪ 存储器分段
▪ 由于CPU内部的寄存器都是16位的，为了
2021/6/12
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第二章：8086/8088微处理器
1. 微处理器的结构 2. 微处理器的内部寄存器 3. 微处理器的引脚功能 4. 微处理器的存储器组织 5. 最大模式和最小模式 6. 微处理器的时序
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8086/8088微处理器——微处理器的引脚功能
▪ 一、微处理器的外部结构
时钟脉冲、复位信号、电源和接地等。
▪ 这些引脚就是微处理器级总线。微处理器通过微处理器 级总线沟通与外部部件和设备之间的联系。这些总线及 其信号必须完成以下功能：
▪ （1）和存储器之间交换信息； ▪ （2）和I/O设备之间交换信息； ▪ （3）为了系统工作而接收和输出必要的信号，如输入
▪ 时钟信号输入端。19 CLK（输入） ▪ 8086和8088为5MHz。 ▪ 8086/8088的CLK信号必须由8284A时钟发生器产生。 ▪ 微处理器是在统一的时钟信号CLK控制下，按节拍进行
工作的。
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16
8086/8088微处理器——微处理器的引脚功能
▪ 工作方式控制线 33
指令执行示例
2021/6/12
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第二章：8086/8088微处理器
1. 微处理器ห้องสมุดไป่ตู้结构 2. 微处理器的内部寄存器 3. 微处理器的引脚功能 4. 微处理器的存储器组织 5. 最大模式和最小模式 6. 微处理器的时序
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▪ 存储器分段
▪ 由于CPU内部的寄存器都是16位的，为了
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第二章：8086/8088微处理器
1. 微处理器的结构 2. 微处理器的内部寄存器 3. 微处理器的引脚功能 4. 微处理器的存储器组织 5. 最大模式和最小模式 6. 微处理器的时序
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8086/8088微处理器——微处理器的引脚功能
▪ 一、微处理器的外部结构
时钟脉冲、复位信号、电源和接地等。
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OE为有效电平（低电平）时，正常输出； 为无效电平（高电平）时，输出高阻
❖ ALE为8088/8086地址锁存允许, 高电平有效, 输出,复用线上出现地址时为高电平
锁存器的DI0-DI7与CPU的地址/数据复用 线相连，STB与ALE相连。ALE为正脉冲 时，输出地址；为低电平时，输出锁存， 与数据无关
A19~A16
S6 ~ S3
BHE A15 ~ A0
S7 D15 ~ D0
最小模式下的时序操作小结
一个基本总线周期由T1~T4组成； T1状态：ALE、M/IO、DT/R有效，分时复用线上传送
地址信息； T2状态：RD、WR、DEN信号有效。对读操作，数据线
呈高阻；对写操作，直接出现输出数据； T3状态：在T3的前沿检测READY，若有效，则读操作出
一、8086通用引脚信号
1
40
VCC
2
39 AD15 INTR可屏蔽中断请求
3 4
38
A16/S3
37
A17/S4
信号(输入、高有效)
5 6
36 35
A18/S5 A19/S6
NMI非屏蔽中断请求
7 8
34
BHE/S7
33
MN/MX
(输入，上升沿触发)
8086
9 10
32 31
RD HOLD*
RESET复位信号(输
DI1
2
19
DO0
DI2
3
18
DO1
DI0
DI3
4
17
DO2
DI1 OE
DI4
5 8282 16
DO3
DO0
DI5
6
15
DO4
DO1
DI6
7
14
DO5
直通
保持 高阻
DI7 OE
8 9
13
DO6
12
DO7
74LS373的功能与8282相同 GND
10
11
STB
地址锁存功能
STB为高电平期间，输出等于输入；为下 降沿时，输出锁存，与输出无关
件 BIU
20位地 地址加法器 址总线
CS
IP
16
DS
暂存器 位
SS
数
ES
据
总
总
线
控
总 线
功 能
SI
内部总线16位
线制
结
暂存器 E
逻
构 图
U
指令队列
ALU
控 制
8位队 列总线
123
8088
4
5
6
辑
标志寄存器
器
8086
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
最 小 模 式 总 线 连 接
2.5 8086总线时序
时序图：描述某一操作过程中，芯片/总线上有 关引脚信号随时间发生变化的关系图 总线周期：执行一个总线操作所需要的时间 一个基本的总线周期通常包含 4 个T状态
时钟周期
Tw状态用来等待内存或I/O接口的响应
T1
T2
T3 Tw T4
T1
T2 T3 T4
第二章 微处理器与系统结构
2.1 微处理器主要性能指标 2.2 8086/8088微处理器 2.3 8086系统的组成 2.4 存储器组织 2.5 8086总线时序
8086
8086CPU
通用寄存器
AX AH AL BX BH BL CX CH CL DX DH DL
SP BP DI
执总 行线 部接 件口 EU 部
现输入数据；若READY无效，持续其他各控制信号，加 入若干个等待态Tw，并在每个Tw前沿继续检测READY， 直至READY有效为止； T4状态：接收数据，将各控制信号驱动为无效，进入无 源状态，为下一个总线周期做好准备。
11
30
HLDA*
入，高电平有效)
12
29
WR*
13 14
28 27
M/IO* DT/R*
CLK时钟输入端
15 16
26 25
DEN* ALE*
MN/
最小/最大模
17
24
INTA*
18
23
TEST
式控制输入端
19
22
READY
20
21
RESET
地址锁存器
8282引脚信号 DI0 1
20
VCC
STB
A19~A16
S6 ~ S3
BHE/S7 AD15~AD0
ALE RD
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086读操作 总线周期时序
最小模式下存储器或I/O的写周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
A19~A16
总线周期
总线周期
两个总线周期之间 执行空闲周期Ti
读周期——总线读操作（对存储单元或I/O端口） 写周期——总线写操作（对存储单元或I/O端口） 中断响应周期——中断响应操作 空闲周期——总线空操作
最小模式下存储器或I/O的读周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
Ti Ti
T1
T2 T3
Tw Tw T4
Ti
T1
总线周期
总线周期
典型的8086总线周期序列
在两个总线周期 之间执行空闲周期Ti
典型的总线周期示意
时钟周期
Tw ：用于等待内存或 I/O 端口的响应
T1 T2 T3 Tw T4 T1 T2 T3 T4
Ti Ti T1
T2 T3
Tw Tw T4
Ti T1
S6 ~ S3
BHE/S7 AD15~AD0
ALE WR
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086写操作 总线周期时序
CLK M/IO A19~A16/S6~S3
BHE/S7 AD15~AD0
ALE RD
READY
等待态Tw的插入
T1
T2
T3
TW
T4
低：I/O 高： M
❖ ALE为8088/8086地址锁存允许, 高电平有效, 输出,复用线上出现地址时为高电平
锁存器的DI0-DI7与CPU的地址/数据复用 线相连，STB与ALE相连。ALE为正脉冲 时，输出地址；为低电平时，输出锁存， 与数据无关
A19~A16
S6 ~ S3
BHE A15 ~ A0
S7 D15 ~ D0
最小模式下的时序操作小结
一个基本总线周期由T1~T4组成； T1状态：ALE、M/IO、DT/R有效，分时复用线上传送
地址信息； T2状态：RD、WR、DEN信号有效。对读操作，数据线
呈高阻；对写操作，直接出现输出数据； T3状态：在T3的前沿检测READY，若有效，则读操作出
一、8086通用引脚信号
1
40
VCC
2
39 AD15 INTR可屏蔽中断请求
3 4
38
A16/S3
37
A17/S4
信号(输入、高有效)
5 6
36 35
A18/S5 A19/S6
NMI非屏蔽中断请求
7 8
34
BHE/S7
33
MN/MX
(输入，上升沿触发)
8086
9 10
32 31
RD HOLD*
RESET复位信号(输
DI1
2
19
DO0
DI2
3
18
DO1
DI0
DI3
4
17
DO2
DI1 OE
DI4
5 8282 16
DO3
DO0
DI5
6
15
DO4
DO1
DI6
7
14
DO5
直通
保持 高阻
DI7 OE
8 9
13
DO6
12
DO7
74LS373的功能与8282相同 GND
10
11
STB
地址锁存功能
STB为高电平期间，输出等于输入；为下 降沿时，输出锁存，与输出无关
件 BIU
20位地 地址加法器 址总线
CS
IP
16
DS
暂存器 位
SS
数
ES
据
总
总
线
控
总 线
功 能
SI
内部总线16位
线制
结
暂存器 E
逻
构 图
U
指令队列
ALU
控 制
8位队 列总线
123
8088
4
5
6
辑
标志寄存器
器
8086
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
最 小 模 式 总 线 连 接
2.5 8086总线时序
时序图：描述某一操作过程中，芯片/总线上有 关引脚信号随时间发生变化的关系图 总线周期：执行一个总线操作所需要的时间 一个基本的总线周期通常包含 4 个T状态
时钟周期
Tw状态用来等待内存或I/O接口的响应
T1
T2
T3 Tw T4
T1
T2 T3 T4
第二章 微处理器与系统结构
2.1 微处理器主要性能指标 2.2 8086/8088微处理器 2.3 8086系统的组成 2.4 存储器组织 2.5 8086总线时序
8086
8086CPU
通用寄存器
AX AH AL BX BH BL CX CH CL DX DH DL
SP BP DI
执总 行线 部接 件口 EU 部
现输入数据；若READY无效，持续其他各控制信号，加 入若干个等待态Tw，并在每个Tw前沿继续检测READY， 直至READY有效为止； T4状态：接收数据，将各控制信号驱动为无效，进入无 源状态，为下一个总线周期做好准备。
11
30
HLDA*
入，高电平有效)
12
29
WR*
13 14
28 27
M/IO* DT/R*
CLK时钟输入端
15 16
26 25
DEN* ALE*
MN/
最小/最大模
17
24
INTA*
18
23
TEST
式控制输入端
19
22
READY
20
21
RESET
地址锁存器
8282引脚信号 DI0 1
20
VCC
STB
A19~A16
S6 ~ S3
BHE/S7 AD15~AD0
ALE RD
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086读操作 总线周期时序
最小模式下存储器或I/O的写周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
A19~A16
总线周期
总线周期
两个总线周期之间 执行空闲周期Ti
读周期——总线读操作（对存储单元或I/O端口） 写周期——总线写操作（对存储单元或I/O端口） 中断响应周期——中断响应操作 空闲周期——总线空操作
最小模式下存储器或I/O的读周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
Ti Ti
T1
T2 T3
Tw Tw T4
Ti
T1
总线周期
总线周期
典型的8086总线周期序列
在两个总线周期 之间执行空闲周期Ti
典型的总线周期示意
时钟周期
Tw ：用于等待内存或 I/O 端口的响应
T1 T2 T3 Tw T4 T1 T2 T3 T4
Ti Ti T1
T2 T3
Tw Tw T4
Ti T1
S6 ~ S3
BHE/S7 AD15~AD0
ALE WR
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086写操作 总线周期时序
CLK M/IO A19~A16/S6~S3
BHE/S7 AD15~AD0
ALE RD
READY
等待态Tw的插入
T1
T2
T3
TW
T4
低：I/O 高： M