时序逻辑电路的应用

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串行输出
CLOCK
+
D
10
串入-并出的移位寄存器
并行输出
移位脉冲 移位控制
n位移位寄存器
串行输入
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▪ 双向移位寄存器
D SET Q Q
CLR
D SET Q Q
CLR
D SET Q Q
CLR
D SET Q Q
CLR
+
右移输入 右移控制 左移控制
+
+
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CLOCK
+
左移输入
12
▪ 寄存器RA称为累加寄存器，简称累加器。 ▪ 它是计算机算术逻辑部件的基本组成部件。 ▪ 注意，它既是存放操作数的寄存器，又是存放操作结果的寄
存器。
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累加寄存器
RAi
bi ai RBi
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10.2 串行加法器
前面讨论的加法器称为并行加法器。相加的二进制数有多 少位就相应需要多少位全加器电路，各位的加法操作是并 行进行的。
00
ห้องสมุดไป่ตู้
1
0
01
2
0
10
3
0
11
4
1
00
5
1
01
6
1
10
7
1
11
Q3(n+1) Q2(n+1) Q1(n+1)
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
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2. 二进制同步计数器
特点：计数脉冲同时作用到各位触发器的CP端，当计数 脉冲到来后，该翻转的触发器都同时翻转。同步计数器也 称并行计数器。
从基本功能上来分类，分为“没有移位功能的代 码寄存器”和 “具有移位功能的移位寄存器”。
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3
10.1.1 代码寄存器
主要用来接收、寄存和传送数据或代码 一个由D触发器构成的4位代码寄存器如下图所示：
由图可见，4位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的， 这样的寄存器称为“并行输入并行输出”(Parallel-Input Parallel-Output)寄存器。 代码寄存器常常需要接收控制和清零功能，如下图所示：
例2 移位寄存器在数据通信中的应用：
移位寄存器A
移位寄存器B
并行数字系统A
并行数字系统B
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例3 利用移位寄存器实现码序列检测器
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时间选通
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3. 累加寄存器
▪ 二进制数a和b分别存放在寄存器RA和RB之中，通常表示为
(RA)=a, (RB)=b. 实现a和b相加，并把和数存放在RA之中， 可表示为：RA(RA) +(RB).
第10章 时序逻辑电路的应用
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1
本章主要内容
(1) 寄存器 (2) 串行加法器 (3) 计数器
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2
10.1寄存器
寄存器是数字系统和计算机中用来存放数据或代 码的一种基本逻辑部件，它由多位触发器连接而 成。
从具体用途来分，它有多种类型，如运算器中的 数据寄存器、存储器中的地址寄存器、控制器中 的指令寄存器、I/O接口电路中的命令寄存器、状 态寄存器等等。
双向移位寄存器的控制与操作：
左移控制 0 0 1 1
右移控制 0 1 0 1
操作 把寄存器清0
右移 左移 不允许
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2. 移位寄存器的应用
例1 利用移位寄存器进行代码在两个寄存器间的串行相互 传送。 (A) (B)——如图10.7； (A) (B)，且要求A的内容不变——图10.8。
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4
同步清零方式
D
SET
Q
OUT4
CLR
Q
D
SET
Q
OUT3
CLR
Q
SET
D
Q
OUT2
CLR
Q
SET
D
Q
OUT1
CLR
Q
CLOCK LOAD
CLEAR
IN4
IN3
IN2
IN1
当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄 存器。
当CLEAR=1时，时钟脉冲到来，将整个寄存器清0；当
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(1) 二进制同步加1计数器
计数器的“模”：
计数器工作时总是从某个 起始状态出发，依次经过 所有状态后完成一次循环， 通常称一次循环所包括的 状态数为计数器的“模”。
3位二进制同步加1计数器 的状态转换图如右图所示 (可见,该计数器的模为8). 其状态转换表同前面的二 进制异步计数器.
7
以上几种代码寄存器全为“并入-并出”寄存器。
在介绍了移位寄存器后，还会看到“并入-串出”、 “串入-并出”以及“串入-串出”的寄存器。
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10.1.2 移位寄存器
▪ 具有使代码或数据移位功能的寄存器称为移位寄存器。它
是计算机和数字电子装置中常用的逻辑部件。
1. 移位寄存器的构成
▪ 串入-串出的右移寄存器：
CLEAR=0时，寄存器可以进行正常的数据输入操作。
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5
异步清零方式
下图所示的代码寄存器，其清0操作是通过触发器的复位 端CLR来实现的，称为异步(Asynchronous)清0方式。
在这种方式下，清零方式独立于时钟CLOCK。它与上图 所示的清0方式不同，那里是靠时钟脉冲本身将D端的“0” 打入触发器的。
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用D触发器构成三位二进制同步加1计数器
第一步：列出状态转换表（简称状态表） 第二步：列出触发器的激励函数表（简称激励表），以求
IN4 D SET Q IN3 D SET Q IN2 D SET Q IN1 D SET Q
Q
CLR
Q
CLR
Q
CLR
Q
CLR
CLOCK
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CLEAR
6
由JK触发器组成的4位代码寄存器
OUT4
OUT1
SET
JQ KQ
CLR SET
JQ KQ
CLR
CLOCK
LOAD CLEAR
IN4
IN1
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10.3 计数器
1. 二进制异步计数器： 工作特性：各级触发器的翻转不是同时的，每位触发器的
翻转要依赖于前一位触发器从1到0的翻转。
No Image
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二进制异步计数器 工作波形：逐级波形的二分频
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二进制异步计数器的状态转换表
计数脉冲序号 Q3 Q2 Q1
0
0
INPUT
D SET Q Q CLR
CLOCK
D SET Q Q
CLR
D SET Q Q
CLR
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D SET Q OUTPUT
Q
CLR
9
D SET Q Q
CLR
SET D Q CLR Q
SET D Q CLR Q
D SET Q CLR Q
并入-串出的右移寄存器
移位控制 并行输入控制
A
+
+
B
C
在实际使用中，对于速度要求不高的场合，还可采用串行 加法器。
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串行加法器
No Image
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典型的时序电路框图
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比较： 串行加法器结构比并行加法器简单，所用设备较省。
串行加法器速度比并行加法器慢，实现n位二进制数相加， 串行加法器需要n个CP脉冲才能完成，而并行加法器只需 一个CP脉冲即可完成。